关于ADPLL测试遇到的毛刺问题

hughhuang · 发表于 2016-1-5 22:36:03

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本帖最后由 hughhuang 于 2016-1-7 12:14 编辑

请问各位前辈们，最近在测试流回来的锁相环，是ADPLL，参考时钟约为170MHz，带宽约为5MHz，振荡频率为5.5GHz，相噪曲线在低频处有几个毛刺，都在5MHz以内，想知道是什么原因产生的呢？（在将近30kHz和不到300kHz各有一个毛刺）在15MHz处有一个很大的毛刺，也不清楚是怎么产生的。谢谢各位了！ 5_5.5_2_pn_1.gif

@Virtuoso · 发表于 2016-1-5 23:09:57

问下楼主PLL的输出端接的pad是如何处理pad存在的大电容的？

hughhuang · 发表于 2016-1-6 10:41:47

回复 2# @Virtuoso

我们用反相器输出，只要反相器驱动足够大，pad电容不是问题。不过也遇到了些问题，我们单端输出，理论上应该有600mV的单端摆幅，但是只有100多mV，目前还不清楚是为什么，但是感觉应该不是pad的电容的问题

@Virtuoso · 发表于 2016-1-6 20:14:12

顶顶顶

wandola · 发表于 2016-1-7 10:30:11

你们adpll是什么结构？
你把带宽减小怎样？

bright_pan · 发表于 2016-1-7 11:44:16

你先来张频谱看看吧。
你的DCO和TDC、phase counter什么结构的?

hughhuang · 发表于 2016-1-7 12:15:22

回复 5# wandola

我再去测试看看带宽和毛刺的关系

hughhuang · 发表于 2016-1-7 12:16:58

回复 6# bright_pan

频谱见1L，我更新了~我没用TDC，就是BB-PFD结构的

bright_pan · 发表于 2016-1-7 13:54:42

电源你更干净点，或者稍微提高点或者降低点看看怎么样？

bright_pan · 发表于 2016-1-7 13:56:08

看相噪图，挺好的，-100dB@100K了。

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