Sigma-delta ADC

jing4039599 · 发表于 2015-11-26 20:57:55

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本帖最后由 jing4039599 于 2015-11-26 21:00 编辑

先谢过路过的各位大神！做了一个离散时间的4阶1位Sigma-delta ADC，就是传统结构：捕获3.PNG

设计时是按照采样频率80MHz设计的，前后仿均通过，但流片后测试时发现时钟频率确提不上去，只能测到20MHz采样时钟，20MHz采样频率的测试结果如下：捕获.PNG

40MHz时就已经没有正常功能了噪底特别高：
捕获2.PNG

80MHz当然就更不行了，想请问一下大家觉得这个可能是什么原因造成的，PCB数字模拟电源地都是分开的已经很注意了，现在就是找不到原因不知可能是电路没做好还是PCB还有什么地方没考虑到，还望各位能不吝赐教，感谢感谢！

jing4039599 · 发表于 2015-11-27 09:13:36

测试时发现噪底随着采样率提高而提高，1~2MHz的采样率噪底很低的，到了40MHz以上就高到特别严重完全淹没信号

vdslafe · 发表于 2015-11-27 13:49:30

后防跑过没？

jing4039599 · 发表于 2015-11-27 14:11:45

回复 3# vdslafe
谢谢！后仿跑是可以到80MHz的采样率的

vdslafe · 发表于 2015-11-27 14:27:53

回复 4# jing4039599

80MHz 后防 snr 多好？你的mesh 各级的系数在后防有没有变？变的话会影响数字补偿

jing4039599 · 发表于 2015-11-27 21:20:13

80MHz的后仿大概有70dB的SNR，各级系数的值是通过全差分运放跨接开关电容的容值决定的，这个比例应该相对挺准的吧...

vdslafe · 发表于 2015-11-30 18:17:38

回复 6# jing4039599

你前防多少dB啊？

jing4039599 · 发表于 2015-11-30 19:47:10

回复 7# vdslafe 我仿的后仿跟前仿结果相差不多的，前仿就是噪底稍低一点，snr约72dB

vdslafe · 发表于 2015-12-1 18:41:18

回复 8# jing4039599

你能把mesh 第一级和一二级单独测试看看么？

jing4039599 · 发表于 2015-12-7 21:05:19

回复 9# vdslafe
可以的，我现在发现前两级没测好可能是时钟源不够好的原因，接到逻辑分析仪上时的采样有问题，现在换了好的时钟源可以测出80MHz。但是数字部分综合时写的负载能力不够，导致从PAD出来的波形就很差，最终波形暂时还是没结果。

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