Xilinx ISE 例化一个 RS编码 IP核 时不能综合？

naijgnay

求助大神！！！本人用ISE14.7例化了一个RS编码器IP核，在顶层文件中就简单调用了这个IP，然后综合的时候出现了下面3条警告：
WARNING:Xst:2211 - "ipcore_dir/rs.v" line 31: Instantiating black box module <rs>.

WARNING:Xst:616 - Invalid property "SYN_BLACK_BOX 1": Did not attach to rs1.
WARNING:Xst:616 - Invalid property "SYN_NOPRUNE 1": Did not attach to rs1.
没有出现错误，但是不能通过综合。后面直接用这个没有通过综合的文件做了仿真，并且仿真结果是正确的！！
这个IP核在生成的时候提示说不公开Verilog源代码。
不知版上大神有没有遇到我这种情况，有没有可能是这个IP核要license才能综合吗？感激不尽

killyliu

这个是要钱买license的

naijgnay

回复 2# killyliu


    但是警告里面没有提到是license的问题啊，请问你遇到过类似的问题吗？是购买了license就可以综合实现了吗？谢谢！

muye87

你调用IP核时没看到它打了个锁的图标么，都是要money的，能仿真不能下板子

acgoal

看能不能在坛子里找到个破解的license，带有这个IP核的license。你检查一下综合报错的提示信息，可能就是license没有，如果不是，贴出来我看看是啥。

naijgnay

回复 4# muye87
嗯，是带有锁图标的

naijgnay

回复 5# acgoal
综合时没有报错，只出现了我上面给出的几条警告，然后停止了综合，不知道是不是license的问题，谢谢！

acgoal

回复 7# naijgnay


   你查看一下生成的IP核，除了rs.v之外，有没有生成rs.ngc文件（不记得是ngc还是ngd了），如果没有，就表示这个没有生成用于综合的网表文件。也就是说只能仿真用。如果有的话，应该没问题的。

naijgnay

回复 8# acgoal
有生成rs.ngc文件，但是这个rs.v文件好奇怪，里面都是调用查找表、触发器等底层原语来实现的，完全看不懂，估计是为了保护知识产权吧，不知道是不是需要license，多谢

acgoal

回复 9# naijgnay


   既然有ngc文件，综合的时候应该是调用ngc的。不需要那个.v文件，实际上，这个点v的文件1是用来仿真，2其实它或许就是从verilog源文件综合得到的。可是synthesis应该用ngc（印象中是不是ngd，你最好参考一下xilinx文档）。你综合的时候，把ngc加入到工程中。别添加rs.v文件。