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对一工程综合,名为DPWM.v的模块,结果说里面有几个寄存器被优化掉,什么原因呢?我觉得寄存器是有驱动的,不应该被deleted。(部分代码)output en;
reg en;
//以下三个是定义的内部寄存器
reg en1;
reg en2;
reg counter8bit;
always@(posedge clk_sys)
begin
if(counter8bit==8'b11111111)
counter8bit <= 8'b0;
else
counter8bit <= counter8bit+8'b1;
end
always@(posedge clk_sys)
begin
if(counter8bit>=d_reg)
en1<=1'b1;
else
en1<=1'b0;
end
always@(posedge clk_sys)
begin
if(counter8bit>=(d_reg + 1'b1))
en2<=1'b1;
else
en2<=1'b0;
end
always@(posedge clk_sys)
begin
en<=(en1^en2);
end
always@(posedge clk_sys)
begin
if(en==1'b1)
...............(后面的就不粘贴了)
这三个寄存器en1 en2 counter8bit 不是都有使用吗?为什么综合结果说
Following instances are deleted as they do not drive any primary output:没有用驱动任何输出?什么意思?
'......(路径)/DPWM/mux_counter8bit_22_17',
'......(路径)/DPWM/mux_en1_30_17',
'......(路径)/DPWM/mux_en2_38_17',
求大神帮助! |
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