一个统计8位输入字中1的个数的verilog问题

chang75161

module plb(count,q);
output [3:0] count;
input [7:0] q;
reg count;
integer i;
initial begin
count=4'b0000;
end
initial
begin
for(i=0;i<8;i=i+1)
begin
   if(q[i])

count=count+1;
end
end
endmodule
这是我自己写的，编译通过，但是功能不正确，求帮忙怎么改才正确

keppel7000

你写成这样没法改的。建议你多看看书，先搞清楚hardware description和software coding的区别。

xduryan

什么叫编译通过了，你的编译是指什么？你所谓的功能不正确，是指仿真不对么？

xduryan

always @ (count)begin
   count = 4'h0;
   for(i=0;i<8;i=i+1)begin
      if(q[i] == 1'b1)begin
         count = count +１；
      end
   end
end

chang75161

回复 3# xduryan

对module tj(data,count);output [3:0] count;
input [7:0] data;
reg count;
integer i;
always@(data)begin
count=0;
for(i=0;i<8;i=i+1)
begin
if(data==1)
count=count+1;
end
end
endmodule
这个代码是修改的，和你给的那部分差不多，但不知道为啥，仿真结果不正确 输出结果是ZZZ1或zzz0

cutfor

回复 5# chang75161


    reg count;  ========> reg [3:0] count;

lvxueju

目前fifo读写木有问题，但是有个棘手的问题：50Mhz的adc采样频率，50Mhz的fifo读写时钟。时序上，貌似不太好匹配阿，请大神指教阿！

come_on_sn

xduryan 发表于 2015-5-28 14:57
always @ (count)begin
   count = 4'h0;
   for(i=0;i

请问下这个不写else语句在硬件电路上不会出现问题吗