用Verilog如何实现上升沿开始计数，下降沿停止计数

Myra1993

如题，要设计的是简易的测脉冲的脉宽和重复时间，测量的是自己生成的脉冲波，上升沿开始计数下降沿停止计数就是测脉宽，上升沿开始计数下个上升沿停止计数就是测脉冲重复时间，应该如何设计啊？

pmp1111

用边沿检测，posedge(上升沿),negedge（下降沿）

jasper0608

你需要一個更高頻且穩定的sampling clock做偵測上升緣及下降緣的偵測及計算時間。

bpm

always@(posedge clk or negedge rst) beign
        if(~rstn) begin
             delay[1:0] <= 2'd0;
        end
        else begin
              delay[1:0] <= {delay[0],pluse};
        end
end

wire pluse_start = (~delay[1])&     delay[0]  ;
wire pluse_end  = (   delay[1])& (~delay[0]) ;
然后使用pluse_start和pluse_end作为脉冲pluse的开始和停止计数标志。

刘福奇

always@(posedge clk or negedge rst) beign
        if(~rstn) begin
             delay[1:0]
bpm 发表于 2015-5-6 16:42

                               
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   写的不错呀。学习！

Myra1993

上升沿触发 下降沿停止方法比较多，上升沿触发，下个上升沿截止该怎么弄？

Myra1993

根据另一个帖子，liqz大神写的程序改的，
module Pulse_Width(
        clk,
        rst_n,
        signal
        pwcounter
    );
input clk, rst_n, signal;
output signed [9:0] pwcounter;
reg [9:0] pwcounter;
reg signal_reg;
reg state;
always @ (posedge clk )
begin
if(!rst_n)
    begin
        pwcounter<=10'd0;
        signal_reg<=1'd0;
        state<=1'd0;
    end
else
begin
    signal_reg<=signal;
    case(state)
          1'd0:
          begin
                 if(signal&(~signal_reg))
                 begin
                        state<=1'd1;
                        pwcounter<=pwcounter+1'd1;
                 end
           end
           1'd1:
           begin
                  if(signal_reg&(~signal))
                  begin
                          state<=1'd0;
                          pwcounter <=10'd0;
                  end
                  else
                        counter<=counter+1'd1;
          end
     endcase
end
end
endmodule
求教其中state的作用是？

jasper0608

如果clk跟signal是不同步的，要注意metastable的問題。

Myra1993

回复 4# bpm


    请问上升沿触发，下个上升沿截止该怎么弄？

Myra1993

回复 8# jasper0608


    按7楼那么写仿真如上图，是不同步的问题吗？