请教关于异步FIFO设计的问题

IC.Michael · 发表于 2015-3-26 22:19:24

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本帖最后由 IC.Michael 于 2015-3-26 22:21 编辑

Clifford E. Cummings有一篇文章【Simulation and Synthesis Techniques for Synchronous FIFO Design】提到一个FIFO设计，该设计只能用于测试不能用于综合。其中有些代码不太理解，请教一下大家。代码如下：

`timescale 1ns/1ns
module beh_fifo(rdata, rempty, wdata, wfull,
rinc,rclk,rrst_n, winc,wclk,wrst_n);
parameter DSIZE = 8;
parameter ASIZE = 4;
output [DSIZE-1:0] rdata;
output wfull;
output rempty;
input [DSIZE-1:0] wdata;
input winc, wclk, wrst_n;
input rinc, rclk, rrst_n;
reg [ASIZE:0] wptr, wrptr1, wrptr2, wrptr3;
reg [ASIZE:0] rptr, rwptr1, rwptr2, rwptr3;
parameter MEMDEPTH = 1<<ASIZE;
reg [DSIZE-1:0] ex_mem [0:MEMDEPTH-1];
always @(posedge wclk or negedge wrst_n)
begin
if (!wrst_n)
wptr <= 0;
else if (winc && !wfull)
begin
ex_mem[wptr[ASIZE-1:0]] <= wdata;
wptr <= wptr+1;
end
end
always @(posedge wclk or negedge wrst_n)
begin
if (!wrst_n)
{wrptr3,wrptr2,wrptr1} <= 0;
else
{wrptr3,wrptr2,wrptr1} <= {wrptr2,wrptr1,rptr};
end
always @(posedge rclk or negedge rrst_n)
begin
if (!rrst_n)
rptr <= 0;
else if (rinc && !rempty)
rptr <= rptr+1;
end
always @(posedge rclk or negedge rrst_n)
begin
if (!rrst_n)
{rwptr3,rwptr2,rwptr1} <= 0;
else
{rwptr3,rwptr2,rwptr1} <= {rwptr2,rwptr1,wptr};
end
assign rdata = ex_mem[rptr[ASIZE-1:0]];
assign rempty = (rptr == rwptr3);
assign wfull = ((wptr[ASIZE-1:0] == wrptr3[ASIZE-1:0]) &&
(wptr[ASIZE] != wrptr3[ASIZE]));
endmodule

复制代码

代码中关于reg [ASIZE:0] wptr, wrptr1, wrptr2, wrptr3; reg [ASIZE:0] rptr, rwptr1, rwptr2, rwptr3;这两组寄存器中
wrptr1, wrptr2, wrptr3以及rwptr1, rwptr2, rwptr3的作用不甚清楚，第二个以及第四个always块，还望请教一下大家。

fly_haopp · 发表于 2015-3-27 09:46:53

it looks the 2nd always block would like to synchronize rptr from rclk domain to wclk domain; and the 4th always block would like to synchronize wprt from wclk domain to rclk domain.
But I'm wondering if it is right here.
Basically, the multi-bit bus should be converted to other format to make sure only one bit is changing at any clock edge before feed it to synchronizer. In async fifo, gray code is used.
Another interesting issue is that if the fifo depth is not the power of 2, for example, there are only 13 entries. what should we do to handle the waddr/raddr synchronization.

IC.Michael · 发表于 2015-3-27 13:18:41

回复 2# fly_haopp

谢谢你的回复。我不明白的是：比如第四个always块中 {rwptr3,rwptr2,rwptr1} <= {rwptr2,rwptr1,wptr};
但是在判断空标志时用到了assign rempty = (rptr == rwptr3);
这里我不太理解，为何之前是通过左移四位补上wptr，在判断空时比较rptr和rwptr呢？

qmdong · 发表于 2015-3-27 23:06:01

跨时钟打了3排，同步到读时钟域，然后比较读写指针；RAM使用读写指针的低三位做地址；

IC.Michael · 发表于 2015-3-30 11:07:34

回复 4# qmdong

谢谢您的回复！打三排是什么意思？还有这样会不会造成比较的时候的读写指针并不都是最新的读写指针呢？因为{wrptr3,wrptr2,wrptr1} <= {wrptr2,wrptr1,rptr};比如这个操作，需要等待三个时钟，rptr的值才会传给wrptr？另一点，它这里取这么移位比较的意义在哪里呢？为何不直接在写时钟时采样读指针，然后比较即可呢？

ganshizhang · 发表于 2015-3-30 15:06:51

假设rptr==rwptr3，实际上wptr可能不等于rwptr3，也就是判断为空的时候，其实有可能写入了数据，也就是不一定是空的。如果直接用rptr==wptr判断空满，因为是异步时钟，可能判断的过程中出现了读或者写的操作，这样可能会出错。用延迟后的读写指针比较，这样虽然可能空满判断不准确，这就是浪费了一些fifo空间，但是不至于出现错误。