时钟定义怎么没了？

无乐不作 · 发表于 2015-3-17 09:34:45

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我在脚本中定义了3个时钟，综合完之后，得到一个sdc文件，里面却少了一个时钟的定义，请问大家见过这样的情况吗，有可能是哪里的问题
出问题模块是一个串并转换电路，有clk和le两个时钟，clk时钟没有丢，le时钟却没有了，我实在le的上升沿对串行数据进行存储的。。

求高手解释

icfbicfb · 发表于 2015-3-17 11:53:11

不清楚，应该会影响功能使用吧，仿真看看，或者sta

无乐不作 · 发表于 2015-3-18 17:18:05

回复 2# icfbicfb

谢谢版主，现在弄清楚了，是get_port的问题，可是还有一个问题不清楚，问题如下
我的某一位配置寄存器的输出作为另外一个module的整体的reset或者enable信号，请问这个寄存器输出在综合的时候和PR的时候应该怎么处理呢，我只是在PR的时候对它进行了走线宽度的加宽，请问还有其他的需要约束的没？

icfbicfb · 发表于 2015-3-18 17:32:10

综合的时候：set_dont_touch_network
pr的时候：普通的hfn ，place的时候优化掉，没必要加宽

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