关于I2C 从机的设计问题

Felix_ZYF · 发表于 2015-1-26 15:29:32

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本帖最后由 Felix_ZYF 于 2015-1-26 15:54 编辑

设计中使用系统内部的较快时钟去采样SCL和SDA（4倍频以上），通过打两拍得到稳定的SCL_in和SDA_in。
在收数据时，通过检测SCL_in的上升沿采SDA_in的值。
但是问题来了，从机需要发出响应，而且响应必须在SCL低电平时改变SDA的值，因为SCL_in被打两拍了，如果通过检测SCL_in的下降沿时间点去驱动SDA，就有可能出现SDA改变的时刻为下一个SCL高电平，就违反协议要求了。

请问各位大侠，这个问题该怎么解决啊？谢谢了

wgej1987 · 发表于 2015-1-26 17:35:36

你把可能变成不可能。

Felix_ZYF · 发表于 2015-1-26 18:02:59

回复 2# wgej1987

额大侠请指教。。

ddxx · 发表于 2015-1-26 18:19:23

见链接 http://bbs.eetop.cn/thread-475852-1-1.html
七楼代码

Felix_ZYF · 发表于 2015-1-26 19:06:20

回复 4# ddxx

这个是i2c master的代码。。 Master控制着SCL，所以master可以准确的知道SCL低电平，不存在这个问题啊。
Slave需要判断SCL低电平的时间点。。

cutfor · 发表于 2015-1-26 20:52:01

感觉好诡异。。。你确定不会有sda总线控制出现冲突？
增加采样频率，低电平至少三拍，第一拍检测到低电平，第二拍输出sda数据，第三拍保证时序（离scl高电平有一定时间）。
或者在sda输出端使用Latch，使能用scl下降沿检测的标志。

Felix_ZYF · 发表于 2015-1-26 21:42:51

回复 6# cutfor

  举个例子主机寻址从机，发完8bit的地址+W/R后，主机会在第8个SCL下降沿释放SDA，此时，从机在SCL低电平将SDA拉低，并保持至下一个SCL下降沿后，从机释放SDA。这个过程可以实现对主机ack响应。
  如果用内部时钟检测SCL下降沿，那么至少需要打两拍得到SCL_ff，再打一拍得到SCL_fff，通过这两个信号来确定下降沿。
  一旦时钟频率相对与总线频率不是那么高，假设4倍，那么系统检测到的这个下降沿时间点就可能已经处在SCL的高电平时期了。
  此时已经错过SCL低电平周期，就不能驱动SDA发出ACK了。

  不知道这样描述是否正确，求指点。。

wangjian3630 · 发表于 2015-1-26 23:44:49

按照协议为准，要不会出错

ddxx · 发表于 2015-1-27 08:41:21

回复 1# Felix_ZYF

我觉得你可以将SCL与SDA用快速的时钟同时采进来，不需要延迟两拍。再输出应答信号。

wgej1987 · 发表于 2015-1-27 09:55:56

你把采样始终弄4倍以上呗

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