小白求助，一个电路问题

wgej1987 · 发表于 2014-12-26 10:08:56

模块1中是这样的吗？
reg DB1_reg;
wire DB1 = 条件？ DB1_reg : 1'bz;
模块2中是这样的吗？
reg DB2_reg;
wire DB2 = 条件？ DB2_reg : 1'bz;

鬼舞十七 · 发表于 2014-12-26 15:22:00

第一个问题，时序是什么都没理解，最最简单的同步逻辑。
第二个问题，线与了。

cylnpy · 发表于 2014-12-27 10:45:24

顶一下。

ddxx · 发表于 2014-12-29 08:16:47

这不就是带使能的D触发器么？S就是使能信号。

哎呦达s尔王 · 发表于 2014-12-31 20:32:54

回复 11# wgej1987

哎呦达s尔王 · 发表于 2014-12-31 20:41:35

模块1中是这样的吗？
reg DB1_reg;
wire DB1 = 条件？ DB1_reg : 1'bz;
模块2中是这样的吗？
reg DB2_ ...
wgej1987 发表于 2014-12-26 10:08

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今天做代码覆盖率的时候用6.2b做是对的，但用6.1c做加入代码覆盖率后编译出现了两个表达覆盖unsupported infix oprator 和一个条件覆盖unsupported variable type，并且导致功能仿真也错了，求助！

哎呦达s尔王 · 发表于 2014-12-31 20:44:18

回复 12# 鬼舞十七
今天做代码覆盖率的时候用6.2b做是对的，但用6.1c做加入代码覆盖率后编译出现了两个表达覆盖unsupported infix oprator 和一个条件覆盖unsupported variable type，并且导致功能仿真也错了，求助！

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