OpenMIPS教学版（VerilogHDL）v1.0，全网首发！！

xcan2012 · 发表于 2014-12-4 14:51:00

感谢楼主

baici · 发表于 2014-12-22 19:24:54

我向您请教个问题
在解决数据相关问题的时候，是把后面阶段，比如执行阶段，的数直接流回到前面阶段，比如译码阶段，这样会导致译码阶段需要等执行阶段（比如这时已经用了时间T）完成后，才能进行运行得到正确的结果（译码阶段也需要时间T来完成），这样是不是就导致译码阶段必须有2T的时间才能完成，从而降低了CPU整体的运行频率。

leishangwen · 发表于 2014-12-22 23:26:23

回复 42# baici

你说的只是一种理论的结果，从理论分析会这样，但从一个整体看，也许访存阶段需要3T，那么处理器的频率就要依据3T来设计，此时执行阶段到译码阶段的数据前推，完全不影响处理器的频率。但如果执行阶段是最耗时的阶段，那么这种前推就会影响处理器的频率，此时可以将执行阶段在细分出几个阶段。