添加完io filler时如果最小的io filler cell之间有重叠有影响吗【已解决】

522526tl · 发表于 2014-11-30 15:43:24

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本帖最后由 522526tl 于 2014-12-2 15:16 编辑

如题，

最小的这两个filler cell有重叠了，nano route之后，会爆出来violation，

然后clear violation之后，就没有提示了，但还是存在这overlapping
想问下，这个对最后性能等有影响吗

kopzinc · 发表于 2014-12-1 17:48:14

1、这个事情，一般要求是不重叠的，一般filler都是边缘拼接。而且没有你的IO库物理信息，谁也不可能给出一个确定的判断。我猜想如果filler里有孔的话（filler尺寸较大），那么这种重叠会产生via的重叠问题。
建议你把IO的gds导入Icfb，看下IO库的实际版图信息，如果在icfb里这种重叠拼接没有问题，没有drc err，那在edi里也没有问题。只在edi看lef的obs看不出来到底有没有影响。
2、性能---啥性能？芯片的还是IO的？具体什么指标？

icfbicfb · 发表于 2014-12-1 17:52:25

ignore

522526tl · 发表于 2014-12-1 18:00:09

回复 2# kopzinc
恩晚上我试试性能就是比如最后的时序了功耗了这些对这些有影响吗

522526tl · 发表于 2014-12-1 18:05:33

回复 3# icfbicfb
OK 多谢版主

kopzinc · 发表于 2014-12-2 14:08:34

回复 4# 522526tl

这些啊，没啥影响--

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