《UVM实战》24小时问答

grow

强哥，新手读完后，发现有几个地方笔误：
1.P78：经过清单3-58的设置->清单3-59；2.P79：如代码清单3-60可以使用->3-61；3.P176：代码清单6-24中，->`uvm_do_on_pri；4.P185：换言之，止述代码->上述；5.P222：第一行->reg_data.configure；6.P269：代码清单8-27中->my_monitor；7.P315：代码清单10-20乱了

不回忆君

回复 77# leonardo_z


    对，我也出现这种情况，顶层CLK和RST_N是直连的就有信号，其他信号连接if的信号，然后就都是高阻态，我是参照强哥的代码例子写的

不回忆君

uvm_config_db#(uvm_object_wrapper)::set(this,
                                           "v_sqr.configure_phase",
                                           "default_sequence",
                                           case0_cfg_vseq::type_id::get());
   uvm_config_db#(uvm_object_wrapper)::set(this,
                                           "v_sqr.main_phase",
                                           "default_sequence",
                                           case0_vseq::type_id::get());
1、这是第七章里面的代码，只有set，却没看到get。
2、很奇怪第一个config_db为什么在configure_phase里set,我照着搭自己的验证平台时却卡 在configure_phase那，改成main_phase就可以跑通。
3、我在DUT里面CLK和RST_N信号直接连接，其他信号与例化的if连接，然后出来除CLK和RST_N信号外，其他都是高阻态。我的整个平台都是参照7.2写的

doogo

uvm_config_db#(uvm_object_wrapper)::set(this,
                                           "v_sqr.co ...
不回忆君 发表于 2014-9-30 00:08

                               
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1. default_sequence只需要set，不需要get，2.4.3节中已经说明了这一点2. UVM推荐寄存器的配置是在configure_phase中完成，所以我猜测你的bus_driver中只有main_phase，而没有confure_phase？对于你的问题，要么在bus_driver中加一个configure_phase，要么如我在书的代码中那样，使用run_phase。建议你直接从本帖子首页中下载源代码。
3. 这个把你的代码都贴上来看看吧。

doogo

强哥，新手读完后，发现有几个地方笔误：
1.P78：经过清单3-58的设置->清单3-59；2.P79：如代码清单3-60可 ...
grow 发表于 2014-9-29 23:26

                               
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非常感谢你指出书中的问题！

mmffss2007

谢谢楼主的分享，正在学习中~~

不回忆君

回复 94# doogo


  第一个问题已经解决了，谢谢强哥。鉴于公司信息安全原因，代码不方便贴上来。
现在还有个问题，就是顶层例化了DUT和一些if。通过DVE只能看到DUT，却看不见if。顶层还是参照7.2的源代码写的。用了virtual if.

经公司同事帮忙解决了。。。在顶层加入dump_file即可

罗森内力

好东西啊，谢谢楼主分享

igloo11

大有收获。

tedazsx

希望能给出一个勘误表，并及时更新。