时间数字转换器（TDC）延时链设计问题

土豆烧牛肉WOW · 发表于 2014-9-23 16:02:12

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最近在做ADPLL，里面的TDC用的是Vernier Ring TDC结构，是由两条延时链组成的两个环形另加一些判别逻辑电路构成，现在做延时链部分时候遇到了问题。这里的延时单元是由反相器和与非门构成，为了使得最终电路有着很好的匹配性，采用的电路结构也一致。这里通过调节MOS管尺寸和所加vctrl 和vbias电压大小来调节其延时大小。我现在想知道一个反相器的延时具体精确的该如何仿真，我用的是delay函数，设置阈值电压0.9到0.9和rising到falling，以及falling到rising，试了很多次了，仿真结果仍然出问题。这里设置反相器延迟快环和慢环，分别是tf=91ps,ts=115ps,那么测量精度为R=ts-tf=115-91=24ps。那么比如输入给的是一个10ps到11ps的上升沿和一个120ps到121ps的上升沿，输出的前几位应该是0000 1（用判别器判断落后的上升沿是否追上超前的，若追上则出1，否则出0），110ps < 24x5ps，但是结果却是从第二位就变成1了，即0111 1.显然不正确。。。。。求问有没有谁做过基于延时而非计数器的TDC，给予一些指导。。。谢谢。。。。下面附上所用TDC结构和电路图。 VRTDC Core.png

土豆烧牛肉WOW · 发表于 2014-9-23 16:03:12

顶一下。。求助，谢谢！

bright_pan · 发表于 2014-9-23 16:11:15

最近也在研究这个ADPLL，但看最近的文献，似乎这种结构的TDC，功耗太大，很少被采用了，不知道楼主如何克服这个问题？
不知道楼主有没有注意JSSC 2010 december, 日本人 Tokairin san发表的那个文章， TDC采用2及结构，一级inverter delay, 第二级veriner delay.
我看到MIT那边一个组有很多文章，基于楼主的结构，楼主可以找找看看。

bright_pan · 发表于 2014-9-23 16:14:50

我再想，你这里遇到的问题，是不是因为你是理想化的inverter仿真，是不是应该定义电压>0.6V才是1，否则是0.

土豆烧牛肉WOW · 发表于 2014-9-23 21:26:34

回复 3# bright_pan

这个环形TDC功耗问题已经考虑进去了，他是通过控制Rst_i来实现低功耗的，使得只有当时需要使用的判别器导通，其余都断路，这样大大降低了功耗。你说的麻省理工学院文章，具体给几个人名，我找找，你说的结构paper，那种结构相比环形的，结构复杂度和优势在哪里。求细说，。。谢谢。另外关于延时问题，。我即使调制成一致，结果依然出错，。。。不知道为什么

土豆烧牛肉WOW · 发表于 2014-9-23 21:27:36

回复 4# bright_pan

我试过，0.9-0.9，也试过0.05-0.05以及1.75-1.75，最终都能把上升到下降以及下降到上升的延时调成一致，但是这样结果依然会出错。。

土豆烧牛肉WOW · 发表于 2014-9-23 21:28:56

回复 3# bright_pan

我看了一篇综述，说是环形TDC近年来受到关注最大。文章来自知网：时间_数字转换器研究综述_罗敏

JoyShockley · 发表于 2014-9-24 00:16:08

本帖最后由 JoyShockley 于 2014-9-24 00:18 编辑

回复 7# 土豆烧牛肉WOW

是否选用环形，不是根据你要覆盖的时间范围决定的啊。如果只是测2.5GHz信号，周期400ps，反相器65nm延时15ps，那做30级别就够了啊，完全不用环形。

如果测40MHz晶振的话，就得用环形了。你的ADPLL架构应该是 divider-based的吧，只有divider-based的ADPLL才会用环形的TDC

你是什么工艺啊，反相器上升时间那么慢？

土豆烧牛肉WOW · 发表于 2014-9-24 08:34:49

回复 8# JoyShockley

我现在是做输出频率500M内的。用的.18工艺的，把反相器放入整个电路中，考虑由于负载的影响。。其延时已经到200ps了。。。

phdsucker · 发表于 2014-9-24 08:56:14

回复 9# 土豆烧牛肉WOW

.18工艺做ADPLL 连学术界都不愿意了，考虑换65以下

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