标准单元这样画法可以吗

zhanggd · 发表于 2014-9-18 10:17:07

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本帖最后由 zhanggd 于 2014-9-18 16:11 编辑

各位大大，我们的项目是一个低功耗的库设计，其中有一个单元（NAND3X1）我为了省面积是这样画的，这样画之后在跟其他单元进行拼接的时候也没有错误，但是不知道这样画可否？

估计没有讲清楚，现在重新编译一下帖子，下面是正常的INVX1的图片，就是说正常的没有SN、SP、NWell 的弯曲之类的

zhanggd · 发表于 2014-9-18 10:20:43

上图单元中没有电源地部分，我们用tap cell来实现，红色和蓝色为有源区、多晶硅。不知道这样画法可不可以呢？

kopzinc · 发表于 2014-9-18 10:58:43

为啥非得这么画，接触画在vdd和vss下方为啥不行啊？如果这样的话，那么如果你的well tap不够密，那么体的引出岂不是很差，那么静态的漏电流和噪声岂不是都很差，在你电源电压降低的前提下（低功耗设计最直接的方式都是降压），上述问题岂不都会引起设计问题？

顺道求版内大神指点

hujiaomianhao · 发表于 2014-9-18 11:56:18

xue xi zhong!!!

maomao198477 · 发表于 2014-9-18 12:18:07

这样画没有违法吧

leonling933 · 发表于 2014-9-18 13:08:07

这是个9 track的CELL么？
我比较习惯用dff来定track数，再者你们的低功耗实现方法是哪样的，有动态电源么？digital规模有多大？
从你的nand3v1 mos尺寸来看，用9 track不一定会比12track的面积小（PR后整体面积）。
我这边如果是针对某个项目定制的STDCELL 库，习惯会先用别的库综合一下看看，统计一下时序和组合逻辑电路是怎么样个比例。

zhanggd · 发表于 2014-9-18 13:24:46

回复 3# kopzinc

节省面积才这样画的，加上接触会使得有源区的宽度减少，我见过这种画法，这种画法好像一般用在低功耗中，具体我记不太清楚了，咱们这里不是讨论这个问题，是讨论的SN、SP弯曲的画法，可能是我没有把问题说清楚。

papertiger · 发表于 2014-9-18 13:33:33

看不出为啥会面积小。

zhanggd · 发表于 2014-9-18 13:38:03

回复 6# leonling933

我们用的6track，自己做的库，不太明白你说的动态电源是什么意思，麻烦大神在看看帖子题目吧，刚才讲的不是很清楚。多多指教。谢谢了

zhanggd · 发表于 2014-9-18 13:45:10

回复 8# papertiger

主要是想了解一下在layout 中可以将NW、SN、SP弯曲一下可以吗，将帖子跟新了一下，欢迎赐教，因为我们的管子总高度压的太厉害了，从9track压倒6track了，而且电压也从1.2v变到了0.8v，是个亚阈值的库，有些画法跟9track时候的画法不一样了，麻烦老大在看看帖子，看看那样画法可以吗

[解决] 标准单元这样画法可以吗

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