(Opencore)I2C主控模块的原代码问题

chandler_an1988 · 发表于 2014-8-24 21:23:51

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本帖最后由 chandler_an1988 于 2014-8-24 21:28 编辑

i2c.zip (359.21 KB, 下载次数: 159 ) 最近学习IIC总线协议，一时心血来潮就从Opencore上下了个IIC设计文档。
  本想照着写一下的，结果在阅读代码的时候有很多困惑，请诸位前辈大神指点，感激不尽！
  代码比较复杂，我把整个设计文档上传到附件中了（其中有Spec，RTL，验证代码，有兴趣的同学可以收下~）

正文：
  先贴段代码，这个是IIC bit control模块的状态机，如下:

always @(posedge clk or negedge nReset)
if (!nReset)
begin
c_state <= #1 idle;
cmd_ack <= #1 1'b0;
scl_oen <= #1 1'b1;
sda_oen <= #1 1'b1;
sda_chk <= #1 1'b0;
end
else if (rst | al)
begin
c_state <= #1 idle;
cmd_ack <= #1 1'b0;
scl_oen <= #1 1'b1;
sda_oen <= #1 1'b1;
sda_chk <= #1 1'b0;
end
else
begin
[color=Red]cmd_ack <= #1 1'b0; // default no command acknowledge + assert cmd_ack only 1clk cycle[/color]
if (clk_en)
case (c_state) // synopsys full_case parallel_case
// idle state
idle:
begin
case (cmd) // synopsys full_case parallel_case
`I2C_CMD_START:
c_state <= #1 start_a;
`I2C_CMD_STOP:
c_state <= #1 stop_a;
`I2C_CMD_WRITE:
c_state <= #1 wr_a;
`I2C_CMD_READ:
c_state <= #1 rd_a;
default:
c_state <= #1 idle;
endcase
scl_oen <= #1 scl_oen; // keep SCL in same state
sda_oen <= #1 sda_oen; // keep SDA in same state
sda_chk <= #1 1'b0; // don't check SDA output
end

复制代码

这里每个始终周期都把cmd_ack信号置为0（注意，这里的cmd_ack是寄存器输出），但是后边又在组合逻辑中给cmd_ack信号赋值。

start_e:
begin
c_state <= #1 idle;
[color=Red]cmd_ack <= #1 1'b1[/color];
scl_oen <= #1 1'b0; // set SCL low
sda_oen <= #1 1'b0; // keep SDA low
sda_chk <= #1 1'b0; // don't check SDA output
end

复制代码

------------------------------分割线------------------------------------------------------

stop_d:
begin
c_state <= #1 idle;
[color=Red]cmd_ack <= #1 1'b1[/color];
scl_oen <= #1 1'b1; // keep SCL high
sda_oen <= #1 1'b1; // set SDA high
sda_chk <= #1 1'b0; // don't check SDA output
end

复制代码

疑惑：
      这段RTL代码中cmd_ack信号既被状态机的组合逻辑驱动，又被寄存器驱动。实在想象不出这个电路的结构，
      Opencore上说这段代码可以用FPGA综合，同样能不能用在ASIC中呢？
      如果那位大神看懂这个信号的控制，请指点一二，十分感谢！！
      ( ps:代码太长了，所以我上传了整个设计文档，可能要全看了以后才能回答我这个问题。)

chandler_an1988 · 发表于 2014-8-24 21:26:16

回复 1# chandler_an1988
不要沉，自己先顶一个

chandler_an1988 · 发表于 2014-8-24 21:39:31

大家有什么疑问，或者想法，也请发表下意见啊；
很希望能和大家讨论

Estatic进灰 · 发表于 2014-8-25 15:15:59

顶顶顶顶顶顶顶顶顶顶顶顶顶顶顶

layueliuhuo · 发表于 2014-8-25 16:33:51

人家写的没错啊没有组合逻辑赋值都在always @(posedge clk or negedge nReset)模块里啊

layueliuhuo · 发表于 2014-8-25 16:39:23

边沿触发，生成D触发器了呗，状态机不是组合逻辑好不。clk_en是个门控使能，它的频率应该就是IIC的CLK

chandler_an1988 · 发表于 2014-8-26 20:32:28

回复 6# layueliuhuo

我没太看懂这个状态机，以前自己写的都是两段或者三段的状态机，把组合逻辑部分和状态存储的寄存器分开写。
我是不太清楚，这样写成一段的状态机，电路是怎样的结构。
让我比较困惑的是这个信号的描述
always @(posedge clk or negedge nReset)
<省略...>
else
   begin
       cmd_ack <= #1 1'b0;
   if (clk_en)
   <省略...>
               start_e:
         begin
               c_state <= #1 idle;
               cmd_ack <= #1 1'b1;
               scl_oen <= #1 1'b0; // set SCL low
               sda_oen <= #1 1'b0; // keep SDA low
               sda_chk <= #1 1'b0; // don't check SDA output
         end
比如说我想要一个功能相同的状态机，但是分成两段或者三段，那么该怎么描述呢？
如果要是分成三段的写法，关键是怎么样能让cmd_ack信号在每个clk上升沿时归零呢？
能否帮我讲下，感谢！

ralphtw · 发表于 2014-10-22 14:43:21

ref only !!!

ra3d · 发表于 2014-11-13 20:38:48

xie xie

glace12123 · 发表于 2014-11-13 23:16:32

看清楚哈，cmd_ack只在这一个always里被驱动了，没有什么组合逻辑哈。
还有，这段代码放在FPGA里，简直太烂了，幸好IIC一般就几百k，不会出太大的时序问题，但如果和其它高速模块综合到一块，也许会影响整体的时序。。。

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