UltraEdit如何配置Verilog环境

gateway91 · 发表于 2014-8-17 21:01:06

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UltraEdit如何配置Verilog环境？不是语法高亮问题，而是在UltraEdit如何设置检查你所编写的Verilog程序语法没有错误！谢谢了！

574920045 · 发表于 2014-8-18 08:28:37

应该不能语法检查吧，应该可以关键字高亮显示！

gateway91 · 发表于 2014-8-18 10:14:38

回复 2# 574920045

可以的呢，我师兄给我看了他的，证明可行！

creazystone · 发表于 2014-8-18 20:25:22

同问，如何设置？？

wsdsw614825303 · 发表于 2014-8-18 23:21:49

坐等大神回复。不过，我用的是Notepad++

woshioc · 发表于 2014-8-19 10:59:09

其实是调用modelsim的vlog命令来检测语法错误的

haitaox · 发表于 2014-8-19 12:30:36

ue调用可以调用外部程序，例如调用modelsim中的vlog来综合verilog代码。你可以去ue官网搜搜看，可以实现很多功能。

999 · 发表于 2015-4-7 20:06:31

see see

e_donkey · 发表于 2015-4-8 11:10:46

使用notepad++ 自带verilog高亮

gateway91 · 发表于 2015-4-8 14:28:50

已经搞定，谢谢各位的支持，附上链接：http://blog.sina.com.cn/s/blog_6d03e99b0100ljuu.html

[求助] UltraEdit如何配置Verilog环境