Cadence环境下PLL中chargepump模块的PSS+PNOISE仿真

何平

请问在Cadence环境下怎么对PLL中chargepump模块进行相位噪声的仿真？？？我试着在输出接了一个iprobe，然后仿真，结果出现算法异常之类的警告，这种情况下输出相位噪声曲线准确吗？？出错信息如右图：
求高手解答，不胜感激！

risingwinds

回复 1# 何平

risingwinds

输出不能接iprobe，而是要接一个电压源，pnoise设置中，output选probe，将output probe instance选为这个电压源

何平

回复 3# risingwinds


    您好，首先谢谢你的回答，还有个问题想请教你，应该是PFD+chargepump加在一起来仿真这个局部模块的相位噪声是吗？在这里我的鉴相频率也就是输入频率加的是2M，在做PSS+PNOISE时，PSS中的目标频率也就是
这个目标频率应该加多少呢？？
还有，当我把鉴相频率分别加为1M，2M，10M的时候，输出的相位噪声越来越小了也就是噪声性能越来越好了，不知道为什么？？
但噪声性能最好的时候也就-91dbc左右，这算正常吗？？     怎么样才能减小chargepump的相位噪声呢？？不胜感激！！我用的是90nm工艺

risingwinds

没错，PFD+chargepump加在一起来仿真CP的相位噪声。PSS的目标频率是电路中的最低频率，也就是PFD的输入频率，在这里应该是2M，这个地方你设置错了，因此下一个问题就无从回答了，先改过来再看结果吧。这个结果也不对，单位应该是dB，只看数值的话，是很差的，1k处应该-220dB左右，见图。

电荷泵噪声

在调pnoise时，结束频率要小于beat freaquency的1/2,你这里设为1M应行了。噪声考虑跟电流镜是一样的，其实影响并不大，主要还是受电荷泵导通时间限制，上图是导通1nS的结果。
还有一点，PFD输入时钟不能用正弦，要用脉冲。

何平

回复 5# risingwinds


    太感谢你了，你的这番话让我豁然开朗，这个问题困扰了我几个星期，再次谢谢！！按照你说的步骤，我得到的输出噪声功率谱密度图如下
输出应该是db而不是dbc，这个时候得到的输出噪声不是相位噪声，而是输出的噪声电流功率谱密度，这个图中1K处的噪声为-250db，性能比较好，我仿真了一下锁定时的导通时间，大概0.5ns，我估计是这个值比较小的缘故才使得噪声好，但是这个小的导通时间会导致PFD出现死区吗，导通时间至少要大于多少才可以避免出现死区呢，是不是不同的工艺有不同的要求和限制，我用的是90nm工艺的，这个导通时间最小值可以仿真出来吗

何平

回复 5# risingwinds


    还想请教你一个问题，PLL每一个模块都可以用PSS+PNOISE仿真其输出噪声，但请问环路滤波器这一模块怎么仿真其输出噪声呢， 就像这样的一个二阶环路滤波器，输入源应该加什么呢？？？，输入我认为不管加什么至少应该是一个周期信号源吧，因为PSS+PNOISE的噪声仿真针对的就是周期电路的仿真，请问我这样说对吗，该怎么解决呢？？感激不尽！！

risingwinds

回复 6# 何平

要看pfd输入完全对齐的情况下，电荷泵有没有导通（充放电同时导通）。比如电荷泵电流=100uA，0.5nS下充放电均能达到100uA，就没有死区，一般要留有裕量，或设置控制位。关于噪声，与电流大小也有关，我的是100uA，如果减小，应该会变好（闭环后则反过来）。你的电流是多少呢，有没有完全打开？

risingwinds

回复 7# 何平

这个我没有单独做过，不好回答，感觉没什么必要。如果非要看，试试跟电荷泵一起，看电压噪声。

何平

回复 8# risingwinds


    我电流是80uA，电流越大，CP对输出的噪声贡献越小，但会使得电容很大占用芯片面积，并且功耗大，这是一个折衷问题。导通时间刚开始只有0.5ns的时候，开关管确实没有完全打开，但我把导通时间延长至1.3n的时候，在这段时间通过开关管的电流出现这样：左图为充电电流，右图为放电电流，我很好奇为什么瞬间会有这么大的短时间的电流脉冲，并且充电电流瞬时脉冲比放电电流大得多，然后我测了一下CP的输出看是否有输出电流（理想情况下应该不会有电流流出），实测结果如右图第三张，你有出现过这样的情况吗？？