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楼主: jkli022

[求助] PLL带内噪声 版图设计问题

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发表于 2014-8-6 11:20:47 | 显示全部楼层




   LPF和VCO共地也有问题,reference spur大
 楼主| 发表于 2014-8-6 12:07:17 | 显示全部楼层
回复 20# fuyibin

谢谢您
 楼主| 发表于 2014-8-6 12:08:48 | 显示全部楼层
回复 21# buckaroo

如果能看到商用PLL芯片的版图就好了
发表于 2014-8-6 12:52:49 | 显示全部楼层
回复 23# jkli022


    fuyibin和你说的就是他做的商品的版图情况。
 楼主| 发表于 2014-8-16 10:33:56 | 显示全部楼层
上次版图布板是一个问题。后来发现,在测试时使用的参考频率信号源的相位噪声不好,测试输出80多MHz信号时,在100KHz的相位噪声,只有-110dBc/Hz,如果按照256分频,其对相位噪声的贡献-110+48=62.输出的相位噪声肯定不好。不知道我的计算方法有没有问题?
 楼主| 发表于 2014-8-16 10:35:07 | 显示全部楼层
不清楚,我们的信号源的相位噪声怎么这么差
发表于 2014-8-27 20:21:24 | 显示全部楼层
没必要两个地
数模电源分开
但是数模要共地
发表于 2016-10-26 10:45:23 | 显示全部楼层


上次版图布板是一个问题。后来发现,在测试时使用的参考频率信号源的相位噪声不好,测试输出80多MHz信号时, ...
jkli022 发表于 2014-8-16 10:33




   我觉得你算的没问题,你后来有换晶振有测试了。
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