12b 160M pipeline ADC的 sfdr 只有53dB，求大侠帮忙看看！！

wuyanwei · 发表于 2014-8-5 13:21:04

本帖最后由 wuyanwei 于 2014-8-5 13:23 编辑

回复 10# fuyibin

你说的没错，毛刺是高位处数据变化的时序上有skew。你说的非单调是这个？（白圈里面）未命名.JPG

fuyibin · 发表于 2014-8-5 13:23:12

对，只要有非单调，肯定是function错，其他地方的step有大有小也应该是这个原因，不过表现的不明显

wuyanwei · 发表于 2014-8-5 13:24:27

本帖最后由 wuyanwei 于 2014-8-5 16:13 编辑

回复 12# fuyibin

恩，我仔细再查查，之前看别人帖子她说你看到你回复就很激动，我怎么发现我现在也有点激动！！！

对了，仿出来的步阶应该是一样高的对吧？下图是加入ramp输入之后的data output，按理来说每一位的高电平宽度应该是一样的，最多差一个周期也就是1/160M=6.25 ns左右，可是我这个在高位时还好，在6—11位（这里顺序反了）时，高电平宽度明显有问题，这里往后是两个2.5bit/stg+3b flash，所以我猜我的2.5bit级设计的有问题，我现在将这些2.5bit级全换成1.5bit级试试加ramp，看输出结果怎么样。