在线咨询
eetop公众号 创芯大讲堂 创芯人才网
切换到宽版

EETOP 创芯网论坛 (原名:电子顶级开发网)

手机号码,快捷登录

手机号码,快捷登录

找回密码

  登录   注册  

快捷导航
搜帖子
查看: 11240|回复: 27

[求助] PLL带内噪声 版图设计问题

[复制链接]
发表于 2014-8-1 12:07:55 | 显示全部楼层 |阅读模式

马上注册,结交更多好友,享用更多功能,让你轻松玩转社区。

您需要 登录 才可以下载或查看,没有账号?注册

x
最近小弟设计了一版PLL,测试发现带内相位噪声比较大,个人感觉模块电路的原理没问题,应该是版图的问题。我在布版时,PFD+CP+LPF+TSPC分频器共用一块地,共用一个电源;VCO+CML分频器共用一块地,共用一个电源;在整体版图中,这两块地采用单点连接方式。现在测试出来的结果,要比别人采用同样的结构,100KHz的相位噪声大15dB左右(环路带宽1MHz)。
请各位大神帮忙分析下问题,对版图的设计有没有改进的建议?谢谢
发表于 2014-8-1 13:36:37 | 显示全部楼层
首先要找到原因才好采取措施啊。
发表于 2014-8-1 17:19:34 | 显示全部楼层
cml buffer is a large current block with large vdd ripple, it may decrease vco phase noise.
different power plan may cause different phase noise.
use different power/gnd with different bonding wire(5n+0.5ohm) simulation?
发表于 2014-8-2 01:58:27 | 显示全部楼层
屁都没有,分析个毛
发表于 2014-8-2 08:39:59 | 显示全部楼层
本帖最后由 fuyibin 于 2014-8-2 08:45 编辑

只要改一个地方,把 lpf 接到VCO的地,准确的说 v2i 和 lpf 必须是一个地,否则都是扯淡
其实我现在做pll 就只有一个 gnd,并不需要分数字地和模拟地,但是 layout上的gnd必须非常小心,一般都是我自己做,layout engineer压根不会考虑到这些的
发表于 2014-8-4 14:29:32 | 显示全部楼层
回复 5# fuyibin

你的共地是封装时通过epad实现共地,还是在layout上就是一个地?
发表于 2014-8-4 14:50:37 | 显示全部楼层
发表于 2014-8-4 15:30:59 | 显示全部楼层
回复 7# fuyibin


    layout上就一个GND的话对版图要求很高啊。
发表于 2014-8-4 15:37:18 | 显示全部楼层
回复 8# hszgl
不要让digital block current 经过lpf & v2i gnd就可以了
发表于 2014-8-4 15:38:33 | 显示全部楼层
回复 9# fuyibin


    原理是比较明显的,之前做了一个,总之还是感觉很蛋疼。布局走线什么的限制有点大。
您需要登录后才可以回帖 登录 | 注册

本版积分规则

关闭

站长推荐 上一条 /1 下一条

小黑屋| 手机版| 关于我们| 联系我们| 在线咨询| 隐私声明| EETOP 创芯网
( 京ICP备:10050787号 京公网安备:11010502037710 )

GMT+8, 2024-11-5 19:42 , Processed in 0.040644 second(s), 10 queries , Gzip On, Redis On.

eetop公众号 创芯大讲堂 创芯人才网
快速回复 返回顶部 返回列表