DC综合完了check_design有warning（已解决）

linghuqiubai · 发表于 2014-7-23 18:00:45

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本帖最后由 linghuqiubai 于 2014-8-1 17:34 编辑

check_design有如下几种warning：
Warning: In design 'rd_buffer_release', a pin on submodule 'r170' is connected to logic 1 or logic 0. (LINT-32)
Pin 'DATA_TC' is connected to logic 0.
Warning: In design 'rd_buffer_release', the same net is connected to more than one pin on submodule 'r170'. (LINT-33)
Warning: In design 'rd_buffer_release_DW_rash_0', port 'DATA_TC' is not connected to any nets. (LINT-28)
请问这些warning可以无视掉吗？对结果有没有影响？
请各位高手不吝赐教啊，多谢啦！

korchagin · 发表于 2014-7-24 01:14:20

目测可以

linghuqiubai · 发表于 2014-7-24 08:46:53

回复 2# korchagin

谢谢！

trippa · 发表于 2014-7-24 09:06:12

这个需要根据你的设计来看，比如你的DATA_TC被嵌位到了低电平上，你得检查你的设计，这是不是你想要的。如果是，就可以忽略，不是的话就得仔细检查找到问题所在。综合后，最好做逻辑等价性检查。

linghuqiubai · 发表于 2014-7-24 12:49:10

回复 4# trippa

明白了，谢谢！

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