serdes模拟，大家有什么心得不？有请分享啊

lingshao986

如题，serdes模拟仿真，大家有什么心得不？有请分享啊。。
大家可能都明白，模拟混电路的系统级的模拟是一个很大的难题。由于时间过长，尤其是对于版图后提取的参数进行模拟，当将整个系统跑起来是很花费时间的。甚至有时简直是不能容忍的。
   目前遇到的情况是将电路cdl级模拟，我们采用的是XA level5，跑上20u，将单独的CDR跑起来还好，一天一夜就差不多能有结果了，可是如果再提高下精度，level7或者直接采用hspice的话，32核心的服务器，全部多核心的话也至少需要一个星期以上的时间。这个过程我们能做的就是等待了。
   当然，前面遇到的问题还只是针对cdl级别的模拟，如前文介绍的版图模拟可怎么办呢？
   而实际情况是，我们目前的整个系统，至少包括cdr，pll，（cdr是基于pll的，所以这两个模块必须要结合起来）电源管理等重要模块。这个系统版图级参数模拟情何以堪呢？
   最近有听说了cadence公司的 一个spectre aps的工具，请问在工具上是否有更好的解决办法呢？求解中。

lunerfox

版图模拟时，可提取dspf文件，然后反标进cdl电路中，就可以了。

peterlin2010

32核心的服务器，全部多核心的话也至少需要一个星期以上的时间
=> 有試過  8 cpu , 16 cpu , 32 cpu 速度差嗎?


另外 32 cpu 是那類的, 別把 Intel  hyperThread 算入 ,
我用 hspice test 過 , 就拿 hspice demo 中的 pll.sp case
  HT 有開跟沒開, 有時開 HT  反而跑得更慢 .. 當然這是我的CASE .


cdl级别 => 這是甚??

一般有分 gate level  => verilog gate netlist
   mos level => mos  spice ..

cadence CDL out 是spice mos level

XA => XA spice 嗎?

PLL 本來就會跑很久, 你只能把電路 不太重要換掉
換成 rtl  or  behavior model .
analog or bandgap 有些也可以先改 idea 電壓源 , 先跑一版 簡化版 同時 跑 fully 版 .
  因為簡化版本 可能你  4天就會跑出來發現要改 .. 就可以先改

否則每次七天後才知道 跑有問題 太浪費時間 .  multi cpu 就是讓你同時丟不同版本 .

  重要BLOCK 才用SPICE  LEVEL 拉高
另外 多CPU 對 simulation 沒太多用 ..

multi cpu => hspice test 過除非是 sram  很多 repeat cell ..否則多CPU 沒意義.

fast spice 早期有聽說一家 finesim pro 說多CPU 很快而且
一般 EDA  多CPU  跑的速度會衰減方式

x1 cpu   100%
x2 cpu   150%
x4  cpu  180%
但是 當年聽 seminar 說FINESIM PRO 可能和CPU 多一樣快..
但聽說多CPU 的LICENSE FEE 很貴 ..
但是有網路聽說好像也非如此 . 快
真相如何不確定 .


多CPU 堆跑SPICE 來說是容量可加大, 如同 64bits hspice .hspice 本體早期是 fortan 寫
後來不知道有沒全都換成 C  or C++ ..
但是除非大改寫且另外 cuda  改使用GPU 來加速, 否則
使用INTEL CPU 從 pentium4 , K8  AMD 1050T  , core I7 ..
說真到現都是CPU 單核快再加速 simulation ..
但是電路複雜度增加太快 ..

christ0426

楼上好强大

willyeing

3楼的超级强大。

armageddonner

这种有收敛情节的电路仿起来都很慢，一个加快的方法就是把初始状态设置到离收敛后的稳定状态很接近，这样可以快一点但问题就是看不到收敛的全过程。其实楼主您可以在等CDR的同时作别的电路嘛！哈哈。。。

小概率事件1983

1、尝试hsim 分模块设置精度，模拟前端（sampler， CTLE）高精度，数字CDR，S2P，低精度，另外charge bump 处必须高精度
2、 使用hsim断点续存，保存工作点，发现问题修改电路后不用从头再跑。
3、 只保存关键点状态，存储数据也很费时间
aps速度理论比spectre快，不过模块一多还是够呛

andy2000a

回复 7# 小概率事件1983

whole chip simulation maybe can use verilogA
先分

1. logic RTL + serdes PHY verilogA model
       確定都OK  再跑 circuit level

2. real circuit level ..就是 hsim  XA_spice  finesim ..
但是 會慢..

serdes host 端你們如何跑?
如何跑 simulation 算 bit error rate ?

edwardk

学习中。。。。

小微电路

还是不错的