ISE 布局布线问题，建立时间有问题

9065574912 · 发表于 2014-4-8 21:41:08

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xilinx ISE 综合后下面显示的最大时钟频率是170M
我现在用的是250M报，可是布局布线的时候报告建立时间有问题，
我想问一下这个时候修改约束可能修改成功吗，之前没有关注过综合后的console里面可以显示的最大时钟频率。。。

我们要求尽量跑250M的，求有经验的人指点一下，是不是该放弃这么高的频率，

9065574912 · 发表于 2014-4-8 21:54:21

求指点，这个建立时间的问题，纠结了一周了，接触了一下布局布线，越固定反而违例越严重，伤不起，可能FPGA工具用的也不熟悉，以前只接触到综合，很少后面遇见问题。

warking · 发表于 2014-4-9 08:19:03

只有一个时钟域？

haitaox · 发表于 2014-4-9 08:59:44

在ucf里面约束时钟为250Mhz，如果STA通过的话，就可以跑250MHz

sina4321 · 发表于 2014-4-9 12:59:42

可以约束到250MHz看结果，通过就没问题
不通过的话就要看关键路径了，优化路径能提高主频，但不是无限制的提高

9065574912 · 发表于 2014-4-9 16:43:04

回复 4# haitaox

就是布局布线的STA，有时序违例错误，基本都是建立时间的错误，slack为负值，而且到达2ns,250M的话，周期也就4ns，这个还有没有希望进行优化，不修改代码的话，谢谢，

9065574912 · 发表于 2014-4-9 16:45:36

回复 5# sina4321

也通过流水线改过关键路径，可是修改一个后，还有其它的，我想不修改代码通过设置什么的可不可以跑起来，还是这套代码只可以跑到150M，一直是布局布线的时候，建立时间的问题，，布局布线后显示的最大频率也是150~170M左右，和chipscore的深度有点关系，这个频率怎么提高？关键路径怎么修改？？谢谢

9065574912 · 发表于 2014-4-9 16:46:54

回复 3# warking

现在只有一个时钟域，一个就通过不了，两个更麻烦。。。。谢谢

yadog · 发表于 2014-4-9 17:31:59

那个片子？资源用了多少？

9065574912 · 发表于 2014-4-9 19:36:06

回复 9# yadog

vc707 资源不是问题

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