ISE 布局布线问题，建立时间有问题

gellmann · 发表于 2014-4-9 23:50:19

看看是不是真path，如果是真path，你的设计允不允许multicycle之类的

9065574912 · 发表于 2014-4-10 07:31:08

这个问题会不会影响上板子，上板子chipscore说 wating for core to
be armed ，谢谢

sina4321 · 发表于 2014-4-10 08:39:49

时序有问题还强跑在高频的话，是会出现奇怪问题的
如果想测试功能，可以降主频测试，如果非要达到250MHz主频，如果不能设置多周期路径和失败路径
那么就得修改关键路径了，关键路径太多的话也得改，
实际上这个问题是最开始设计方案的时候没有考虑周全，所以现在会返工量很大
吃一堑长一智吧

gellmann · 发表于 2014-4-10 09:46:08

回复 13# sina4321

是啊，所有亚稳态问题，上板子确实都会有问题的，没遇到是因为实验室环境而已。

hnuwyf · 发表于 2014-4-10 20:29:31

到Xilinx官网搜索 ug612时序收敛手册。一般两种方法：修改代码；修改编译选项。使用SmartXplorer工具试下，看看工具能不能解决，不能解决的话考虑上述两种方法。跑250MHz的频率还是蛮高的，不知道设计规模大不大，用的片子是哪个系列。

9065574912 · 发表于 2014-4-10 20:40:14

回复 15# hnuwyf

vc707 板子还行，代码量类似于PCIE协议+DMA这么多，竟然上板子的时候没有时钟，这个时钟指的是高速串行恢复出来后用户用的时钟，，。。。。。

9065574912 · 发表于 2014-4-10 21:34:46

chipscore的时候，时钟没有恢复出来奇怪。。waiting for the core to be armed，但是如果用系统时钟的话，不提示这个，但是没有数据。。。。

风景如画199 · 发表于 2015-5-15 16:03:03

楼主你好问题怎样解决了啊？遇到了同样的问题，可否告知下谢谢了

rocketqq · 发表于 2015-5-15 23:23:13

250MHz主时钟确实是我见过比较高的设计了，如果setup time的slack有问题，有可能是关键路径数据延迟较大造成的，如果不想大规模改动代码的话，看看你的设计模块里是不是经常好几根wire连着用，尤其模块的输入输出，这样会造成数据延迟，换成FF；还有不知道为啥非要用250MHz，如果降低时钟频率增加数据并行路数，对你项目有影响不？

xduryan · 发表于 2015-5-21 09:44:11

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