PLL中VCO控制电压纹波较大，怎么解决？

hustanghu · 发表于 2014-4-2 18:26:21

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最近小弟在做PLLFS，但是联仿时发现VCO控制端电压摆幅较大，高达7mV ，查资料说这是由于VCO的振荡信号通过可变电容耦合到控制端电压上的，有三种方法可以解决：减小摆幅，增大滤波器电容或者减小可变电容，但是这三种方法都有其缺陷，且不可能将纹波降低得很小。求教大神这还有什么别的方法可以减小纹波？

xuriver2012 · 发表于 2014-4-2 18:51:50

在VCO Control信号上加一个buffer吧，带宽大约PLL的闭环带宽的3~5倍

hustanghu · 发表于 2014-4-2 22:38:50

谢谢指导。但是这个的原理是什么呢？VCO控制电压上加Buffer，但是可变电容的瞬时电容还是不相等的，靠近可变电容端的控制电压还是会有纹波，小弟不是太明白，还请详细指导

lwjee · 发表于 2014-4-3 11:42:57

Vc上加buffer，会引入Buffer的noise 到VCO

lwjee · 发表于 2014-4-3 11:43:34

有点文波应该是正常的，有多少坏处呢？

rong00i8 · 发表于 2014-4-3 12:49:45

提高lp order

hustanghu · 发表于 2014-4-3 14:11:48

纹波太大不是会直接影响频率精度吗？7mV的纹波，Kvco增益30MHz/V，输出频率2.3G，这样算的话精度只有90ppm，这样不是太大了吗？指标要求25ppm

zhx19870921 · 发表于 2014-4-3 15:13:37

回复 3# hustanghu

很高兴认识你~~

jiang_shuguo · 发表于 2014-4-3 15:19:02

回复 hustanghu

很高兴认识你~~
zhx19870921 发表于 2014-4-3 15:13

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讨论技术，不是来扯蛋的！

zyq8211 · 发表于 2014-4-3 15:59:12

回复 6# rong00i8

提高order怎么能抑制ripple呢?即使是3-rd order LPF, 最后的cap大小还是会被限制住...

[求助] PLL中VCO控制电压纹波较大，怎么解决？