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[求助] VCS验证的一个奇怪现象

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发表于 2014-3-18 23:11:21 | 显示全部楼层 |阅读模式

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用VCS仿真的时候,发现一个问题:dump出fsdb波形,从时序上看逻辑是正确的,但是数据就是无法写入到register中,这种时序控制下有数据写进去而且还比较多,但就是有一部分数据写不进去,这部分控制一直没有改过,通过dve展开delta时间看也没有问题,通过多次试验发现,可能与cpu/ahb/clk的时钟有关系,同样写不进去的情况,在外面force了这几个时钟到一组确定可以跑过的值就没有问题了,请问有谁遇到过这种情况吗?或者,有什么建议吗?急,多谢了!
发表于 2014-3-19 09:10:26 | 显示全部楼层
请LZ贴出这段逻辑看看?
 楼主| 发表于 2014-3-19 09:21:12 | 显示全部楼层
always @(posedge pclk or negedge presetn)
  if(!presetn)
     for(I=0; I<8; I=I+1)
        data[I] =<= 1'b0;
  else if (wcen)
        data[waddr] <= wdin;

同一个module,修改的仅是外部的clkg模块,却表现成不同的结果,所以我觉跟这段逻辑没有关系,应该跟外部的clkg有关系。事实上我很想请教的是,您是否遇到过fsdb波形上看到与理论不符的情况,还有是怎么解决的?就是从波形上看所有控制都没有问题,但是数据就是写不进去(这种写不进去的情况并非一定出现的,很大概率是能够写进去)
 楼主| 发表于 2014-3-19 09:26:14 | 显示全部楼层
回复 2# rockyli

可以确定的是与这段逻辑没有关系,因为这个模块一直没有改过,修改的是它外面的clkg模块(提供时钟),clkg模块修改前后,这段逻辑会呈现不一样的仿真结果,修改之前是确定没有问题,而修改之后是偶尔会出现数据写不过去的情况,现在的问题主要是,用verdi和dve看波形都是没有问题的,所以哪怕问题出在哪个模块,却不知道如何具体定位到哪些代码,想请教一下您,是否有遇到过这种情况,或者有好的建议?
发表于 2014-3-19 10:15:44 | 显示全部楼层
是通过ahb bus写register吗,会不会是clkg出来的时钟不满足协议,不是一次有效的写。我觉得波形不一定可靠,还是要看逻辑。
 楼主| 发表于 2014-3-19 10:42:22 | 显示全部楼层
回复 5# rockyli

那在怀疑波形不可靠的情况下,还有什么办法能够协助更可靠的定位吗?
发表于 2014-3-19 12:41:06 | 显示全部楼层
哦,pclk, presetn, wcen之间是啥关系?
发表于 2014-3-19 12:43:38 | 显示全部楼层
单看楼主给出的代码 第一反应是check一下wcen和时钟沿的关系
 楼主| 发表于 2014-3-19 13:47:04 | 显示全部楼层
回复 7# rockyli


   wcen宽度为一个pclk cycle
 楼主| 发表于 2014-3-19 13:48:09 | 显示全部楼层
回复 8# galois


   wcen与pclk沿对齐
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