sinc滤波器原理

solofxn · 发表于 2014-3-3 16:00:26

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本帖最后由 solofxn 于 2014-3-3 16:01 编辑

sinc滤波器原理

比如降采样率N=8，输入码流v(n)为10011010
那么计数器输出Q计“+1”的数量为4，寄存器输出Q为0111（4）
是这个样子吗？？

solofxn · 发表于 2014-3-6 10:18:51

没人解答，自顶一个

peterlin2010 · 发表于 2014-3-7 13:02:20

發錯版了吧, 這是 digital filter since , FIR IIR

該去FPGA 那邊發

solofxn · 发表于 2014-3-8 13:45:57

回复 3# peterlin2010
使用Verilog语言编写也是用FPGA实现吗？

solofxn · 发表于 2014-3-8 13:46:34

回复 3# peterlin2010

谢谢提醒

andy2000a · 发表于 2014-3-8 16:47:36

RTL 是 coding , verilog or VHDL 要不要使用 FPGA 去 verify ..看使用者

不過這是純 logic design , 發文發錯位置是真的 ,沒人回也是應該的

solofxn · 发表于 2014-3-8 17:26:22

回复 6# andy2000a

好的，已经改了

刺猬精灵 · 发表于 2017-2-6 17:27:57

楼主你好，请问你这个SINC滤波器设计的图出自哪一片文章，能否给个链接。在此感谢了。。

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