pipeline adc数字校正后各个数字输出之间有延迟

reghit · 发表于 2014-2-20 19:02:20

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本帖最后由 reghit 于 2014-2-21 08:52 编辑

各位大侠，小弟在做10bit pipeline adc，我的问题是，在使用错位相加以后，由于经过多个adder，计算最后的数字输出，而每经过一个adder，都会产生一个延迟，那么最后会看到，最高位和最低位在时序上，沿可能相差很多了，小弟想问，这个要在反相器后加些电容来补偿一下，使得所有数字输出沿尽量同步吗？如果不然，在每个高一位在翻转的时候，有全0交叠。谢谢

lonerinuestc · 发表于 2014-2-21 09:26:30

加个DFF trigger同步一下

reghit · 发表于 2014-2-21 14:23:44

加个DFF trigger同步一下
lonerinuestc 发表于 2014-2-21 09:26

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但是加了DFF就会使得输出整体延迟了半个周期啊

xuriver2012 · 发表于 2014-2-21 15:53:50

pipeline 结构本来就有延迟，基本上4拍吧，还在乎多0.5拍么？

reghit · 发表于 2014-2-21 16:17:12

pipeline 结构本来就有延迟，基本上4拍吧，还在乎多0.5拍么？
xuriver2012 发表于 2014-2-21 15:53

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我的结构是SH+4*2.5bit/stage+2bit Flash，设计要求pipeline latency是3 Cycles，如果再加一个dff，那是不是，pipeline latency变成3.5cycles了？

lonerinuestc · 发表于 2014-2-21 16:48:49

我的结构是SH+4*2.5bit/stage+2bit Flash，设计要求pipeline latency是3 Cycles，如果再加一个dff，那是 ...
reghit 发表于 2014-2-21 16:17

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so ... ???

reghit · 发表于 2014-2-21 17:30:20

回复 6# lonerinuestc

那也就是说第一个时钟周期转换的数据，得等到3.5个时钟周期以后才会输出，这样就不满足设计要求了，所以我想问，如果考虑到这个，这个dff有没有必要加，或者说，回到最初的问题，即使数字输出出现不同步，在设计上是否可以接受？

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