mcmm下的时序violation

yl5495

Startpoint: u_flash_ctrl/xor_sig_reg_reg_17_
              (rising edge-triggered flip-flop clocked by i_ps_clk)
  Endpoint: u_flash_ctrl/xor_sig_reg_reg_17_
            (rising edge-triggered flip-flop clocked by i_ps_clk)
  Scenario: func_wcl_c
  Path Group: i_ps_clk
  Path Type: min

  Point                                                   Incr       Path      Voltage
  ------------------------------------------------------------------------------------
  clock i_ps_clk (rise edge)                              0.00       0.00      
  clock network delay (propagated)                        0.16       0.16      
  u_flash_ctrl/xor_sig_reg_reg_17_/CK (DFFRPQN_X0P5M_A9TR40)
                                                          0.00       0.16 r    0.99
  u_flash_ctrl/xor_sig_reg_reg_17_/QN (DFFRPQN_X0P5M_A9TR40)
                                                          0.10       0.26 r    0.99
  u_flash_ctrl/U641/Y (OAI22_X0P5M_A9TR40)                0.02 &     0.28 f    0.99
  u_flash_ctrl/U1720/Y (DLY4_X0P5M_A9TR40)                0.12 &     0.40 f    0.99
  u_flash_ctrl/U1426/Y (DLY4_X1M_A9TR40)                  0.12 &     0.52 f    0.99
  u_flash_ctrl/xor_sig_reg_reg_17_/D (DFFRPQN_X0P5M_A9TR40)
                                                          0.00 &     0.52 f    0.99
  data arrival time                                                  0.52      

  clock i_ps_clk (rise edge)                              0.00       0.00      
clock network delay (propagated)                        0.46       0.46      
  clock uncertainty                                       0.05       0.51      
  u_flash_ctrl/xor_sig_reg_reg_17_/CK (DFFRPQN_X0P5M_A9TR40)
                                                          0.00       0.51 r   
  library hold time                                       0.03       0.54      
  data required time                                                 0.54      
  ------------------------------------------------------------------------------------
  data required time                                                 0.54      
  data arrival time                                                 -0.52      
  ------------------------------------------------------------------------------------
  slack (VIOLATED)                                                  -0.02      


请问各位：40nm下做ICC后端设计，其余scenario均无violation，仅有func_wcl_c(worst case -40摄氏度)出现违反，原因应该与clock network delay相关，这个scenario下，skew 300ps，不太合理，请问如何解决呢？（注：该路径在pt无违反）谢谢

angangang3484

你这path有问题吧，startpoint和endpoint都是一个register。

yl5495

你这path有问题吧，startpoint和endpoint都是一个register。
angangang3484 发表于 2013-12-18 17:02

                               
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path没问题的，下面是PT报的时序：
Startpoint: u_flash_ctrl/xor_sig_reg_reg_17_
               (rising edge-triggered flip-flop clocked by i_ps_clk)
  Endpoint: u_flash_ctrl/xor_sig_reg_reg_17_
               (rising edge-triggered flip-flop clocked by i_ps_clk)
  Path Group: i_ps_clk
  Path Type: min
  Scenario: func_wcl_c

  Point                                                   Incr       Path
  ------------------------------------------------------------------------------
  clock i_ps_clk (rise edge)                              0.00       0.00
  clock network delay (propagated)                        0.18       0.18
  u_flash_ctrl/xor_sig_reg_reg_17_/CK (DFFRPQN_X0P5M_A9TR40)
                                                          0.00       0.18 r
  u_flash_ctrl/xor_sig_reg_reg_17_/QN (DFFRPQN_X0P5M_A9TR40)
                                                          0.10 &     0.28 r
  u_flash_ctrl/U641/Y (OAI22_X0P5M_A9TR40)                0.02 &     0.30 f
  u_flash_ctrl/U1498/Y (DLY4_X0P5M_A9TR40)                0.13 &     0.43 f
  u_flash_ctrl/U1499/Y (DLY4_X1M_A9TR40)                  0.12 &     0.55 f
  u_flash_ctrl/U1497/Y (DLY2_X0P5M_A9TR40)                0.05 &     0.60 f
  u_flash_ctrl/U1136/Y (BUF_X0P7B_A9TR40)                 0.03 &     0.63 f
  u_flash_ctrl/xor_sig_reg_reg_17_/D (DFFRPQN_X0P5M_A9TR40)
                                                          0.00 &     0.63 f
  data arrival time                                                  0.63

  clock i_ps_clk (rise edge)                              0.00       0.00
clock network delay (propagated)                        0.19       0.19
  clock uncertainty                                       0.05       0.24
  u_flash_ctrl/xor_sig_reg_reg_17_/CK (DFFRPQN_X0P5M_A9TR40)         0.24 r
  library hold time                                       0.01       0.25
  data required time                                                 0.25
  ------------------------------------------------------------------------------
  data required time                                                 0.25
  data arrival time                                                 -0.63
  ------------------------------------------------------------------------------
  slack (MET)                                                        0.38

liqiang998

你ICC和PT的路径不一样，data path
最好是展开clock network看看，多半path不一样

shaneami

回复 1# yl5495
你的时钟skew 在pt 和iCC 下表现的不一致，icc下 很大。建议你尝试用report_clock_timing -type latency -hold -to * 再检查一下proprageted clock latency 是否和你用report_timing中的报出的network latency一致。然后再在Primetime下做同样的操作，看到那个时钟的network latency 是多少，和icc有多大差异。

yl5495

回复  yl5495
你的时钟skew 在pt 和iCC 下表现的不一致，icc下 很大。建议你尝试用report_clock_timing - ...
shaneami 发表于 2013-12-19 14:08

                               
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非常感谢您的建议。clk netlwork latency 是0.16ns。

PT也做了尝试，该scenario下，clk netlwork latency 是0.18ns，与icc相差无几。


我现在搞不懂的是为何时钟path clock network delay (propagated)     0.46 ？

icc_shell> report_clock_timing -type latency -hold -to u_flash_ctrl/xor_sig_reg_reg_17_/CK

****************************************
Report : clock timing
        -type latency
        -launch
        -nworst 1
        -hold
Design : top
Scenario(s): func_wcl_c
Version: D-2010.03-ICC-SP2
Date   : Thu Dec 19 14:42:56 2013
****************************************

  Clock: i_ps_clk

                                               --- Latency ---
  Clock Pin                    Trans     Source    Network   Total
----------------------------------------------------------------------------
  u_flash_ctrl/xor_sig_reg_reg_17_/CK
                               0.03      0.00      0.16      0.16      brp-+
----------------------------------------------------------------------------

shaneami

不客气。共同探讨。
我猜测你的那个0.46ns 的network latency 是 针对setup 报出来的，你可以用report_clock_timing -type latency -setup -to * 这个命令查看一下，看看这时候报出来的network latency值是多少，如果是0.46上下，则我的猜测是对的。

shaneami

回复 6# yl5495


    就是说工具在做hold time时序检查的时候，clock network latecy 用了一个为setup做时序检查的network latency（最差路径），这就造成你的时序违反。这是猜测啊，你先做个试验看看具体的数据。。。。。。

yl5495

不客气。共同探讨。
我猜测你的那个0.46ns 的network latency 是 针对setup 报出来的，你可以用report_clo ...
shaneami 发表于 2013-12-19 14:57

                               
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你的猜测是对的

icc_shell> report_clock_timing -type latency -setup -to u_flash_ctrl/xor_sig_reg_reg_17_/CK

****************************************
Report : clock timing
        -type latency
        -launch
        -nworst 1
        -setup
Design : top
Scenario(s): func_wcl_c
Version: D-2010.03-ICC-SP2
Date   : Thu Dec 19 15:07:15 2013
****************************************

  Clock: i_ps_clk

                                               --- Latency ---
  Clock Pin                    Trans     Source    Network   Total
----------------------------------------------------------------------------
  u_flash_ctrl/xor_sig_reg_reg_17_/CK
                               0.07      0.00      0.47      0.47      wrp-+
----------------------------------------------------------------------------

1

shaneami

回复 9# yl5495


    你查看一下你当期使用的analyse_type.看看icc和primetime 的analyse_type是否一致，解释在：
http://www.eetop.cn/blog/967917/viewspace-39067.html