pipeline ADC设计

qq1328454800 · 发表于 2015-9-11 15:42:19

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本帖最后由 qq1328454800 于 2015-9-11 15:50 编辑

各位师傅大家好，小弟刚学习入门做pipelineADC，这段时间准备做一个10bit@80M的ADC。
上图是采样信号clk=20M时，stage12、stage34、stage56、stage78的输出波形（out_p-out_n）
小弟想请教各位师傅一些问题：
（1）第一个时钟周期stage12的输出是正确的，满足1.5位/级算法输入输出的关系式，stage34、stage56、stage78也同样满足。问题来了，但是在第二个时钟周期时，第一级的输出就不对了，采样得到的电压大于1/4Vref,本应该是2*Vin-Vref，可是第一级的输出结果却是2*Vin。这样导致stage34、stage56、stage78的输出全部超出Vref，完全不对了。。。很奇怪的是，在到了第三个时钟周期以后这种情况再也没出现过了。。。请师傅们帮我分析一下，为什么会出现这种情况，小弟感激不尽！！！
（2）为什么第一、二级的输出会有过冲了，怎么消除这些过冲了。。？

qq1328454800 · 发表于 2015-9-11 15:44:09

回复 1# qq1328454800

不好意思，图片在这

huangfei888 · 发表于 2015-9-11 15:45:13

楼主看不到图啊？？

qq1328454800 · 发表于 2015-9-11 15:46:05

回复 1# qq1328454800

qq1328454800 · 发表于 2015-9-11 15:47:20

回复 3# huangfei888
谢谢您的回复！图还在审核，显示不了。。。

qq1328454800 · 发表于 2015-9-11 18:41:10

自己顶！！！！

qq1328454800 · 发表于 2015-9-11 22:21:54

没人知道吗。。

zhuyun_zizy · 发表于 2015-9-13 04:50:11

stage12前面有没有Sample and Hold? 有的话把波形放上来， stage12 一起的comparator clock也波形也放上来; 不放上来也行，就从这几个地方自己着手去debug好了

qq1328454800 · 发表于 2015-9-14 19:03:41

回复 8# zhuyun_zizy

谢谢您的回复。。谢谢！！！由于一直没有人回复，我也没再回论坛看，今天刚看到您的回复，有点小激动。。。
我做的10bitADC没有Sample and Hold。。。请问出现这个现象是不是由于比较器失调电压引起的。。？还是由于第一级电荷残留导致这种现状。。。后面我把stage12单独拿出来仿真，很奇怪的是输出又正确了。。。真的醉了！！！请问如果我想单独仿真stage12的有效位数和DNL、INL
怎么仿真呀？

QQ图片20150914184824.png

这个是仿真的输出波形

zhuyun_zizy · 发表于 2015-9-15 08:37:44

10bit 80MHz ADC 没有Sample and Hold。。。。怎么保证周期的采样？这个问题没搞清楚也不需要再往下做了。另外这是学校的project还是公司的？？

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