在线咨询
eetop公众号 创芯大讲堂 创芯人才网
切换到宽版

EETOP 创芯网论坛 (原名:电子顶级开发网)

手机号码,快捷登录

手机号码,快捷登录

找回密码

  登录   注册  

快捷导航
搜帖子
查看: 2712|回复: 5

[求助] Verilog Or SV display 如何让变量值等于系统当前时间

[复制链接]
发表于 2013-11-25 22:26:34 | 显示全部楼层 |阅读模式

马上注册,结交更多好友,享用更多功能,让你轻松玩转社区。

您需要 登录 才可以下载或查看,没有账号?注册

x
Hi, 请教各位大神,在Verilog 或者SV 如何实现一个定义一个变量,这个变量的是系统的当前时间?例如,定义了一个real变量为sys_time,sys_time等于当前仿真时的系统时间5048,如5048=12*60*60+24*60+44=12:24:44,

以下方法除外

通过脚本得到系统时间,然后通过宏定义的方式传递。
发表于 2013-11-25 22:44:21 | 显示全部楼层
监控时间值直接返回行不
发表于 2013-11-26 14:37:11 | 显示全部楼层
回复 1# swordheartsmile


    用PLI?
 楼主| 发表于 2013-11-26 21:31:56 | 显示全部楼层
发表于 2013-12-2 16:30:16 | 显示全部楼层
可否让编译器获取当前系统时间?
发表于 2013-12-5 21:18:19 | 显示全部楼层
PLI 或者DPI, C语言做好一个函数,在verilog里直接当task调用
您需要登录后才可以回帖 登录 | 注册

本版积分规则

关闭

站长推荐 上一条 /1 下一条

小黑屋| 手机版| 关于我们| 联系我们| 在线咨询| 隐私声明| EETOP 创芯网
( 京ICP备:10050787号 京公网安备:11010502037710 )

GMT+8, 2024-11-5 18:49 , Processed in 0.022448 second(s), 7 queries , Gzip On, Redis On.

eetop公众号 创芯大讲堂 创芯人才网
快速回复 返回顶部 返回列表