vhdl代码可以这样写吗

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if rising_edge(sys_CLK) and ( sys_CSn = '0') and ( sys_WRn = '0') then，这个代码中可以这样写吗？怎么都没见过!如果这样写跟在时钟采样内部判断sys_CSn ，sys_WRn 的条件，二种综合起来有什么区别啊？

eaglelsb

学习下电路实现，不要用软件的思维去理解HDL语言。
一个寄存器，有时钟端、复位/置位端、使能端、D输入、Q输出，弄明白你的信号最后布在哪里。

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回复 2# eaglelsb


    我觉得不应该那样写，看到这样写，我就问问这样写与条件判断写在时钟事件判断内部是否是一样的！不然干嘛不在时间判断内部写呢？？

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回复 1# 574920045


    综合的话可以找个工具试试，
当然肯定不推荐这么玩

eaglelsb

回复 3# 574920045

如果是仿真，可以随便点，意思到了就行，这应是仿真用的。