clock 采样问题和相关SDC该如何写

MQSDREAM · 发表于 2013-10-23 21:44:03

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A__|---|__
1.5
B___|---|__
2.0
我有两个clock室是同源的，B clock是 A clock delay固定时间（0.5 小于半个周期）生成的
我想用B的上升沿（2.0）去采A的上升（1.5）沿发出的数据
SDC应该如何描述两个clock之间的关系，才能按照我希望的方式去分析采样的timing

陈涛 · 发表于 2013-10-23 22:59:42

create_clock 里面的 -waveform 可以描述这种关系，但是P&R时要手动调整

MQSDREAM · 发表于 2013-10-24 09:32:38

回复 2# 陈涛
关系描述是可以
可是工具会不会按照我希望的采样沿去分析啊
A__|---|___|---|___
  1.5
B___|---|___|---|__
2.0       5.0
工具分析的时候会不会分析的是用B（5.0）这个沿去采A（1.5）发出的数据啊
我写的时候A 是create_clock B是create_generate_clock -source A -edge{1 2 3} -edge_shift {0.5 0.5 0.5}

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