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查看: 5042|回复: 5

[讨论] 晶体管(或者gate)数量跟DieSize的关系

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发表于 2013-9-27 16:30:24 | 显示全部楼层 |阅读模式

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65nm工艺,已知晶体管或者gate的数量,怎么样得出DieSize?大概的经验值也可,谢谢了~
发表于 2013-9-27 17:02:52 | 显示全部楼层
1个与非门对应4个晶体管。根据驱动能力不同,晶体管的大小差异很大。大致可以以1个门1.5um2来估计。
 楼主| 发表于 2013-10-11 15:10:59 | 显示全部楼层
回复 2# woodhorse


门电路的面积乘以门的数量是能大概算出纯逻辑size,我是对Diesize没有经验,想知道个经验值估算版图面积。
还是谢谢了!
发表于 2013-10-11 17:35:25 | 显示全部楼层
還是請 P&R 工程師將設計放入 APR 軟體, 然後用 initial floorplan 設 core ratio 為 1.0, utilization 為 0.7 那你就可以得到較初估的 Die Size.
发表于 2013-10-12 13:51:39 | 显示全部楼层
回复 1# starrymorn


    假设所有单元紧密排列,通过脚本查找累加.lib中cell的面积信息,或 .lef中的面积信息计算;
    后者更好一点,可以加入单元相隔空间这一属性。
 楼主| 发表于 2014-8-28 17:44:52 | 显示全部楼层
回复 5# legend03u8z


    这个可以一试
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