叠孔的问题，contact via1~x

蘑菇要冷静 · 发表于 2013-3-30 01:01:57

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假如版图中 diffusion 到 metal1 metal2 metal3 。我们需要cotanct via1 via2 这三种孔完全重合的放在一起和，错开放有深区别。各有什么效果，听前辈说，有些工艺是不可以将孔重叠着放的，望高手指教绘图1.jpg

lixiaojun707 · 发表于 2013-4-1 14:19:45

有区别
孔重叠放置，电阻相对较小。

蘑菇要冷静 · 发表于 2013-4-1 22:12:53

回复 2# lixiaojun707

谢谢了，但是以前有工艺不准重叠放孔，不知道你遇到过，或者知道为什么吗？

lixiaojun707 · 发表于 2013-4-2 09:13:22

之前工艺不准重叠放孔与芯片的平坦化有关，我猜测。
想在，我所遇见的工艺里，没有这个要求。但是，会强调：孔错开放置，电阻会比较大。对某些敏感电路影响大。

dinggo · 发表于 2013-4-2 09:18:09

楼上,并不完全如此,在引力较大的地方,以及本身就是多重叠孔时,我的建议是最好是错开放置,不然会有拉裂
芯片的风险.这种情况我遇到过

motofatfat · 发表于 2013-4-2 09:54:56

同意樓上的說法製程和良率考慮

蘑菇要冷静 · 发表于 2013-4-2 11:30:23

本帖最后由蘑菇要冷静于 2013-4-2 12:16 编辑

回复 5# dinggo

谢谢谢谢各位前辈的耐心解答

zhanggd · 发表于 2013-9-22 08:48:50

学习了

allen_tang · 发表于 2013-9-22 09:07:28

sticking via，即使工艺支持，也会有可能影响到良率。之前的公司有颗两年多的chip被customer说low yield，最后结果就是sticking via造成的。现在的做法就是能避开尽量避开~

miaoyue1999 · 发表于 2013-9-24 09:40:05

回复 9# allen_tang

你们是做什么工艺的啊？0.35，0.5？还是大工艺，一般情况下，只要via不是太多都还好吧，要是比较多，电流比较大，是via错开打比较好，有个esd的专利就是要求cont，via错开打的

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