叠孔的问题，contact via1~x

allen_tang · 发表于 2013-9-24 09:49:50

回复 10# miaoyue1999

90-130nm，CMP工艺的问题，虽然支持sticking via。

miaoyue1999 · 发表于 2013-9-24 12:58:46

回复 11# allen_tang

是大片的via吗？还是由于via太少的原因？

allen_tang · 发表于 2013-9-24 15:56:23

回复 12# miaoyue1999

metal1跳到metal4，每层都是4颗via，single case，但是确实很讨厌，所以我们现在都能错开就错开，可靠性可是要几年时间才能看得出来。

miaoyue1999 · 发表于 2013-9-24 16:49:29

回复 13# allen_tang

ok,了解了，thanks，因为我们现在内部都是叠着走的，无论是信号线之间的连接，还是power之间的连接，之前听说是要是信号线，最好是叠着走，电阻比较小，要是esd就要错开走，试验出真知啊~~~~~~ thanks

xiuqi180 · 发表于 2013-9-24 20:01:38

学习了

巍峨山 · 发表于 2013-9-26 19:01:32

学习中

清醒的神话 · 发表于 2014-7-15 16:49:14

受益匪浅，谢谢各位前辈！

lb75195328 · 发表于 2014-7-16 17:14:09

学习！！！！

creek · 发表于 2019-4-4 09:51:07

allen_tang 发表于 2013-9-24 09:49
回复 10# miaoyue1999

学习了。

gtwft · 发表于 2020-6-9 17:58:10

感谢各位前辈指点，学习中

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