delta sigma 中後面 sinc filter decimation filter RTL 要如何寫

peterlin2010

Delta sigma A/d convert ,  comparator 做完 modulation
--> 會輸出 digital data 後面 sinc filter and  decimation filter RTL 要如何寫 ?

以前看人家是使用C  or matlab 來算 filter 做出要多少系數,  還有的是 ROM table 方式去做後面 digital filter .
現在  verilogA 都出來了, 是否可以光靠 hspice

delta sigma A/D  全做起來 simulation ?  digital filter 直接改使用 verilogA code ..

hdqkwr

用matlab搭一个simulink的模型，再生成RTL就可以了。

peterlin2010

想知道 如何不使用 simulink
該如何 ??

原來現在 simulink 可以直接轉出RTL CODE
那是可以 synthesisable 的RTL 嗎 ?

朱立平

這是訓練功夫的好機會

朱立平

sinc 比較簡單, sinc 後面接的multi-stage decimation filter (FIR or IIR) 才是功夫 要全部用Verilog 不能用Verilog-A (Verilog-A is garbage) 這樣你才能 synthesis & APR 用Verilog把control signal module (ACC control, SRAM address control, R/W, output interface module, input interface module) 搞定一切就搞定    加油!!!

peterlin2010

thank you

我以前是做過 analog modulator ..後面是用c  code .

decimation filter 記得是做降頻 .
因為 delta sigma 先昇頻做 over sample , 靠 noise shaping 方式
  最重要的是 digital filter ..

後來轉做別 analog .
現在聽說有 verilogA ..想說應該會有人做 verilogA + spice
全部用HSPCIE simulation sigmal delta A/D ..

以前都是分不同RD  各跑各的 ..

朱立平

您客氣了

SDM ADC 中:
decimation filter 是全數位的 (SRAM除外) 需要用Verilog 完成 (Verilog-A是垃圾) 再synthesis & APR
analog modulator 是全類比的 (feedback DAC control 除外)

analog modulator 自成系統可以用 Hspice 跑
digital part 中 可以用Verilog 寫modulator behavior model (use real variable) 也可以用Verilog 跑
通常是數位與類比兩個RD個跑各的 沒錯

ICSYS

   

用matlab搭一个simulink的模型，再生成RTL就可以了。
hdqkwr 发表于 2013-8-28 18:31

                               
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   想问一下阁下是根据算法专人做RTL代码实现还是有其他方法流程系统算法工程师可以自动转换出来呢？谢谢。记得以前的公司是算法，RTL实现各有人分工个做个的，但是查了一些说有直接从simulink到RTL的转化方法，这两种做法有什么区别吗？各自会在什么情况下使用呢？既然可以直接转换为什么好多公司都会有专人做RTL实现呢？谢谢哈。

ICSYS

回复 7# 朱立平


   想问一下阁下是根据算法专人做RTL代码实现还是有其他方法流程系统算法工程师可以自动转换出来呢？谢谢。记得以前的公司是算法，RTL实现各有人分工个做个的，但是查了一些说有直接从simulink到RTL的转化方法，这两种做法有什么区别吗？各自会在什么情况下使用呢？既然可以直接转换为什么好多公司都会有专人做RTL实现呢？谢谢哈。

quantus

simulink转出来的verilog代码都是直接实现的。实际上在做电路的时候还需要进行优化，比如多相分解。simulink的主要作用时做high level仿真确定系统参数。