这个结构是否会发生Latch-Up？？

pigintree · 发表于 2013-8-23 17:20:12

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本帖最后由 pigintree 于 2013-8-23 17:29 编辑

当I/O信号有较大扰动(扰动>Vdd)的时候，下面的结构会latch-up吗？？
我觉得IO信号会通过栅极交叠电容耦合到P+区和N+区使BJT导通，有可能吗？求大侠指点，不胜感激
如果可能的话用双层Guard-ring可以改善吗？

pigintree · 发表于 2013-8-23 17:32:41

本帖最后由 pigintree 于 2013-8-23 21:23 编辑

补充：N- well的浓度很低
这两个MOS管是高压管。所以看上去和普通的不一样

hurb · 发表于 2013-8-25 09:34:08

Latch-up的发生一般是NMOS或是PMOS的输出端变化，此时输出端对衬底电容有充放电动作，导致寄生三极管开启。你的电路的右边的高压NMOS的衬底电压和P-sub之间有NMOS的Drain端隔离。所以发生Latch的可能性基本没有。

pigintree · 发表于 2013-8-28 10:37:57

回复 3# hurb

非常感谢您，我再看看其他地方有没有LU，debug真头疼

pigintree · 发表于 2013-8-28 11:01:47

本帖最后由 pigintree 于 2013-8-28 11:17 编辑

回复 3# hurb

您好，我想再请教您一下，高压MOS的结构是工艺文件中要求的结构，NMOS源区的N+区和P区的边缘是重合的，（这地方我怀疑NMOS的源和漏始终会通过N-well相连，虽然N-well的浓度非常低。但人家工艺厂家既然提供这种结构说明NMOS结构是没问题的），那我下面蓝色部分的latch-up电路会形成吗？？再次感谢您