使用VCS进行网表仿真的的困惑

gordonyjh · 发表于 2013-7-8 11:50:52

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1.工具：VCSNX1103SP1。2.对象：网表，无时序，TMAX自动产生的testbench。
3.问题：某个寄存器模型的输出有误，不可理解。
4.现象：在SCAN使能的模式下，该寄存器（图中的reg_13）的CLK，SI，Q三个信号同时发生翻转。这个寄存器是有SE端的寄存器，他的前一级寄存器是个移位寄存器，输入是done_s2_7,输出是reg13_si。输入链路与这个看似完全相同的寄存器reg_7，得到的结果却是不一样的。输入与此类似的是reg_7的寄存器，但是该寄存器的行为正确。这两个寄存器使用同样的仿真模型，只是不同的例化而已。

nativeda · 发表于 2013-7-13 22:26:15

回复 1# gordonyjh

用$vcdplusdeltacycleon看看各事件的顺序是否有差异。不过你得换DVE看波形了

gordonyjh · 发表于 2013-7-15 17:19:14

回复 gordonyjh

用$vcdplusdeltacycleon看看各事件的顺序是否有差异。不过你得换DVE看波形了
nativeda 发表于 2013-7-13 22:26

登录/注册后可看大图

学习了。今天按照nativeda的提示，终于发现问题了。驱动reg_13 SI的时钟和驱动reg_13的时钟不是同一个时钟。由于不加时延，所以两个时钟看起来是一样的，其实两个时钟不是同一个，逻辑上有因果，先后关系，实际上有时差。驱动reg_13的时钟是从驱动SI的那个寄存器的时钟衍生来的。总结，对于后端提取的网表，必须加时延文件，再进行仿真。