PLL 锁定问题

semico_ljj · 发表于 2013-7-11 12:15:55

还用那么多的分频实现的？

暴君 · 发表于 2013-7-11 13:37:48

干嘛用3阶LPF？你不是整倍么？MTLAB仿出来的PM都不到60~电路可能连45都很难~
另外参数设置中~尤其是电容的值要选择明显区分于寄生的量纲~大一点没关系~

暴君 · 发表于 2013-7-11 13:39:21

另外~4阶环路看Bode已经不准了~用rlocus看看根是怎么分布的~

暴君 · 发表于 2013-7-11 13:46:42

回复 19# aijieya

80KHz的BW是根据什么定出来的？你Fref才1M~80K有点高啊~

aijieya · 发表于 2013-7-11 18:00:31

回复 31# semico_ljj

恩，是的，前方应该是锁住了，但是不知道真流片出来会怎样，我心里一点底儿都没有

aijieya · 发表于 2013-7-11 21:36:58

回复 34# 暴君

谢谢您的耐心解答，我后来的带宽改了，改成20k了，前仿时锁住了，不知道是不是运气

暴君 · 发表于 2013-7-12 09:43:31

回复 36# aijieya

其实前仿锁住意义不大~你的LPF中C3的量纲是在太小了~话说你的PLL是干嘛用的~我看你参考时钟频率是1M固定啊~ 追踪0阶用不着3阶LPF~稳定性不好保证的~要流片的话还是该称2阶吧~不追踪1阶信号或者有Delta-sigma真心用不着3阶LPF

aijieya · 发表于 2013-7-12 14:28:33

回复 37# 暴君
这个PLL是用在一个SOC射频芯片上的，1MHz的参考频率是做架构的同学要求的。
追踪0阶是什么意思？不明白啊，就解答，谢谢！另外如果改成2阶的LPF的话，这些参数该怎么算呢，有没有公式或者参考书之类的？谢谢

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