求问sigma delta ADC的频谱分析

happyvega

从cadence里导出了仿真数据，在matlab中进行fft变换并转换成psd，出来的结果如图所示：

求问一下，这个低频部分是怎么回事啊？数据点数是2^16个，每个时钟周期取一个输出值。

之前在matlab里建模，用工具箱得到的psd图为： ，这个低频看着很正常啊。。。

求大神指导

feynmancgz

回复 1# happyvega


   frequency of input signal is not located at the bin, then leakage happens

happyvega

   

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   frequency of input signal is not located at the bin, then leakage happens
feynmancgz 发表于 2013-6-12 03:45

                               
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谢谢提醒！

后来改变了采样点的数目，使得Fin落在FFT bin上，得到的频谱图在Fin附近果然基本无泄漏，但是低频部分还是有些问题，如图示：


这个低频段表现出来的高噪声是数据处理不当引起的，还是电路本身确实存在很大的低频噪声呢？

happyvega

回复 3# happyvega

上面的图太模糊，传一个清晰点的，采样点数是90000.



求高人解答啊！

feynmancgz

回复 4# happyvega


   do you design DT or CT SDM?

jiang330226

低频的直流分量没去掉，具体就是Cadence导出来的值是VDD，0，改成-VDD/2 VDD/2即可，除非你的直流量本来就有这么大，呵呵

uopuwe

回复 3# happyvega


    FFT bin指的具体是什么呢？你用的采样频率和输入信号频率各是多少？输入信号频率是如何落在FFT bin上的？

uopuwe

   

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   frequency of input signal is not located at the bin, then leakage happens
feynmancgz 发表于 2013-6-12 03:45

                               
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Why does leakage happen when Fin is not located at the bin?
What is bin?
Thanks!

happyvega

   

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   do you design DT or CT SDM?
feynmancgz 发表于 2013-6-12 20:45

                               
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SC的modulator，应该算是DT SDM吧

happyvega

   

低频的直流分量没去掉，具体就是Cadence导出来的值是VDD，0，改成-VDD/2 VDD/2即可，除非你的直流量本来就有 ...
jiang330226 发表于 2013-6-13 11:18

                               
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其实我导出来的数据已经减去VDD/2了。。。

我的电源电压是5v，SDM的输出值是0或5v，输入信号给的是2.5v+2vSine。然后我导出数据之后直接减了2.5v再后续处理，这个操作应该是对的吧？