DC综合问题

hit0821201

回复 15# warmheard


   再请教一个问题，如果上层设计例化了一个存储器，综合的时候要不要把memory compiler生成的存储器行为模型（.v文件或者.vhd文件）读进去啊？不读进去的时候，DC会告诉说找不到这个模块，但是有的人说可以不读进去。我都是把.v文件读进去，并在里面用“translate_off 和translate_on”命令。一般都没问题，但是我不知道.vhd文件怎么读进去？因为它要用到很多library，会报错。这个怎么设置？请教了！

hit0821201

回复 21# yanshangzhao


   再请教一个问题，如果上层设计例化了一个存储器，综合的时候要不要把memory compiler生成的存储器行为模型（.v文件或者.vhd文件）读进去啊？不读进去的时候，DC会告诉说找不到这个模块，但是有的人说可以不读进去。我都是把.v文件读进去，并在里面用“translate_off 和translate_on”命令。一般都没问题，但是我不知道.vhd文件怎么读进去？因为它要用到很多library，会报错。这个怎么设置？请教了！

hit0821201

回复 22# warmheard


   再次请教一个问题，下面两条命令中的参数一般设置多少为好？有何依据啊？谢谢。
set high_fanout_net_threshold 20

set high_fanout_net_pin_capacitance 0.03

hit0821201

回复 21# yanshangzhao


   再次请教一个问题，下面两条命令中的参数一般设置多少为好？有何依据啊？谢谢。
set high_fanout_net_threshold 20

set high_fanout_net_pin_capacitance 0.03

warmheard

回复 32# hit0821201


   memory compiler应该生成的有db，DC读DB文件即可

hit0821201

回复 35# warmheard


   哦。谢谢！

hit0821201

回复 22# warmheard


   又要请教您一个问题，麻烦您了。今天做一个设计的综合，寄存器到寄存器之间的setup违例较大，一般您都会用什么方法或策略去解决呢？

hit0821201

回复 21# yanshangzhao


   又要请教您一个问题，麻烦您了。今天做一个设计的综合，寄存器到寄存器之间的setup违例较大，一般您都会用什么方法或策略去解决呢？

warmheard

回复 37# hit0821201


一般来说，如果综合之后setup的violation太多，很有可能是你的约束太严了，如果不需要这么高的约束就改一下约束。

另外你也要看一下有没有约束错误设置，比如你的clock是否设成了ideal，uncertainty设置的对不对（一般在50~100p，根据vendor的要求来设置）

如果约束没有错，那只能改设计了，DC不是万能的，解决时序问题根本的解决方法还是RTL。

如果violation非常小比如10p以内，那么你可以尝试用DC的timing优先的综合策略试一下，具体命令我不记得了，自己翻翻文档

my2817

楼主试过optimize tregister没？