触发器仿真的问题

alexsss

对一个D触发器仿真：
如果同步端D在CK有效沿变化，Q端输出会延迟一个时钟周期。
如果我将D和CK同时延迟1ns后再接到D触发器上，Q却和输入D保持一致，请问这是什么原因？是同步的原因吗？

yadog

贴出代码一看

可能跟你仿真的激励产生方法有关

alexsss

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1. wire d_w, ck_w;
   
2. 
   
3. BUFX3M buf1_i (.A(d_f), .Y(d_w));       // 1ns delay
   
4. BUFX3M buf2_i (.A(ck_f), .Y(ck_w));     // 1ns delay
   
5. 
   
6. ff      ff_i (
   
7. .d      (d_w),
   
8. .ck     (ck_w),
   
9. .q      (q_f)
   
10. );
    

复制代码

alexsss

TB

1. reg ck;
   
2. reg d;
   
3. 
   
4. 
   
5. full    u_full  (
   
6.         .d_f    (d),
   
7.         .ck_f   (ck),
   
8.         .q_f    (q)
   
9. );
   
10. 
    
11. initial
    
12. begin
    
13.         ck = 0;
    
14. end
    
15. 
    
16. always  #50         ck = ~ck;
    
17. 
    
18. initial
    
19. begin
    
20.         @(posedge ck) d <= 0;
    
21.         @(posedge ck) d <= 1;
    
22.         # 500 $finish;
    
23. end
    

复制代码

yadog

是在modelsim里面看的吗？

试试把ck比d延迟1ns看看结果有不同？

yadog

如果是在modelsim下，注意仿真时把vopt关掉

alexsss

在VCS下

alexsss

如果ck延迟d 1ns，ck和d经过buf后各自延迟1ns，输出和没有buf的情况应该一致吧？都在ck有效时采，不存在 在有效沿 采之前状态的数据还是之后的问题 吧？

HADIST

回复 7# alexsss


   FF的D端数据怎么能在时钟沿变化呢？   setup和hold问题怎么处理？

yadog

vcs下不清楚

modelsim下，如果未关掉vopt选项，并且时钟和数据完全无相偏的话，仿真器的行为不可预计

lz可以在vcs下试验下，是否存在相同的问题？