modelsim 仿真时出错

北伐

您好！为什么对testbench编译后，界面下方怎么出现no design loaded,no context
仿真波形还是出不来，请求回复

lordlion

我个人意见,你应该是个超级初学者,modelsim的 UG全看一遍再说吧,这样瞎试效率很低的

changan1216

回复 11# 北伐


    可能代码有问题,或者编译时加载文件有问题或者其他错误,先保证代码无误,再按modelsim流程操作,有问题可以google,再不行请上传源码包括testbench

libruce

個人猜測是 library path 的問題

北伐

module cnt10(clk,rst,ena,q,cout);
inout clk,rst,ena;
output [3:0]q;
output cout;
reg [3:0]q;
always @(posedge clk or posedeg rst)
begin
if(rst)q=4'b0000;
else if(ena)
begin
if(q<9)q=q+1;
else q=0;
end
end
assign count=q[3]&q[0];
endmodule
module cnt10_tb;
reg clk,rst,ena;
wire [3:0]q;
wire cout;
cnt10 U1(clk,rst,ena,q,cout);
always #50 clk=~clk;
initial
begin
clk=0;rst=0;ena=1;
#1200 rst=1;
#120  rst=0;
#2000 ena=0;
#200  ena=1;
#2000 $finish;
end
endmodule

北伐

回复 15# 北伐
请各位大师帮忙弄弄,小弟在这儿先谢过了啊！
这是一本书上的example

zcs841017

时钟没有激励

zhangbinsniper

应该是对信号赋值冲突吧