问两个纠结的问题，请大家回答

gbsid · 发表于 2013-5-12 23:50:52

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对于这样的一个电路，有四个时钟（1、2、3、4）可以通过选择器添加到线6上。并且时钟1驱动逻辑A，时钟6驱动后面所滑内容。问，在pr时序分析的时候如果通过create_generate_clock或create_clock创建1、2、3、4四个时钟，分析报告就会乱分析，他会分析时钟1和时钟2之间的延迟，但是由时钟线6同一时刻只能有一个时钟频率，请问怎么样使时钟线6上的时钟唯一化，避免由于创建了时钟1、2、3、4而导致pr去分析1、2之间的延迟。用false_path实现不了，因为如果两两false_path就会导致A、B区域的时序被忽略。
另外，create_generated_clock的-combnitional是怎么用的？

muylor · 发表于 2013-5-13 10:31:13

可以用set_clock_group -name XX_mux -locgically_exclusive -group clka -grouop clkb -group clkc -group clkd
试试。
这样4个时钟就单独分析，不会交叉。
这是PT中的命令，PR工具不知道有没有。

陈涛 · 发表于 2013-5-13 11:23:36

1,2,3,4的时钟频率是多少

galois · 发表于 2013-5-13 21:25:27

请问时钟1，2，3，4是异步时钟么？
A逻辑的输出有多个，分别作用在D1，D2的输入端么？

liuada001 · 发表于 2013-5-14 00:19:19

可以设set case analysis，按最快的时钟选择MUX的导通路径。

gbsid · 发表于 2013-5-14 19:38:36

回复 3# 陈涛

频率不重要，我就是不想让他出现乱检查的情况

gbsid · 发表于 2013-5-14 19:42:34

回复 4# galois

1，2，3，4是同步的我这样画A和B是想表明AB之间有数据传输

gbsid · 发表于 2013-5-14 19:44:28

回复 5# liuada001

这样不好吧，那它就检查不了A被1驱动而B被2驱动的情况了

liuada001 · 发表于 2013-5-14 23:08:57

回复 8# gbsid

B为什么会单独受2驱动？B不是应该受1，和选择导通的时钟共同控制的嘛？

陈涛 · 发表于 2013-5-14 23:13:32

回复陈涛

频率不重要，我就是不想让他出现乱检查的情况
gbsid 发表于 2013-5-14 19:38

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我这么问有我的理由

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