CML高速输出缓冲电路问题

semico_ljj · 发表于 2013-5-9 09:40:45

你的时钟是多少的？图上看不清！
根据不同的时钟选择不同范围的Cap
一般几pF到几nF的范围

wpbuaa · 发表于 2013-5-9 13:53:36

是不是带宽不够？电容负载这么大，这个不是有RC决定的么

nervalt · 发表于 2013-5-9 17:10:40

回复 10# mcgrady

谢谢麦蒂指导！

nervalt · 发表于 2013-5-9 17:13:35

回复 11# semico_ljj

我的时钟是1.25Ghz，图中的眼图是用这个时钟的鉴相器里恢复出来的数据。

nervalt · 发表于 2013-5-9 17:14:41

回复 12# wpbuaa

电阻值是确定的，电容值听说大概这个范围，然后自己瞎调了仿真的。

semico_ljj · 发表于 2013-5-9 20:24:13

Cap要变小！
100p~200pF范围应该够了

mcgrady · 发表于 2013-5-9 20:29:08

回复 16# semico_ljj

这个结论怎么来的？电容越小不是越斜吗..
还是我分析错了..

ygchen2 · 发表于 2013-5-10 22:02:04

回复 wpbuaa

电阻值是确定的，电容值听说大概这个范围，然后自己瞎调了仿真的。
nervalt 发表于 2013-5-9 17:14

登录/注册后可看大图

被忽悠了。。。

nervalt · 发表于 2013-5-11 22:10:26

回复 18# ygchen2

电容值80nF的话效果确实好多了，几乎完全平直了。

nervalt · 发表于 2013-5-12 14:28:16

回复 20# zifenti

这是看的论文里面的，说负载阻抗过低会使得驱动十分困难，作为折中将负载电阻设为100欧，虽然会有一定发射，但驱动会变得容易一些。

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