经理，到底是我孤陋寡闻还是您信口开河：VHDL和Verilog差别有那么大吗？

arccosx · 发表于 2013-5-8 09:56:10

其实语言只是工具而已，用VHDL和Verilog本质上都一样，无所谓好坏，关键是设计思想。
你把一个HDL硬生生地写成C代码，那还搞个P啊。

lordlion · 发表于 2013-5-8 14:10:01

用过就知道区别了，VHDL更接近底层的描述，verilog的复杂语法在大型设计和IP设计的优势明显，VHDL是在verilog没有成为IEEE标准时得到普及，随着verilog开放和发展，不可否认VHDL空间越来越小了

zyj3334683 · 发表于 2013-5-8 16:26:04

反正我们学校只教verilog

mysunnysky · 发表于 2013-5-8 20:04:30

我只会verilog，貌似我的公司设计只用到了verilog一点点语法啊。寄存器呢就是always块，组合逻辑呢就是mux，关键时序例化cell。再负责设计本质上也就是这些东西吧。

lordlion · 发表于 2013-5-9 10:12:29

我只会verilog，貌似我的公司设计只用到了verilog一点点语法啊。寄存器呢就是always块，组合逻辑呢就是mux， ...
mysunnysky 发表于 2013-5-8 20:04

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这样就对了，verilog用到10%就差不多了，用太多会出问题的

arccosx · 发表于 2013-5-9 13:52:15

用过就知道区别了，VHDL更接近底层的描述，verilog的复杂语法在大型设计和IP设计的优势明显，VHDL是在veril ...
lordlion 发表于 2013-5-8 14:10

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你是指验证方面吗？设计方面我看不出有多少区别，请指点。

lordlion · 发表于 2013-5-9 14:34:59

你是指验证方面吗？设计方面我看不出有多少区别，请指点。
arccosx 发表于 2013-5-9 13:52

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设计最大的区别也是促成我们最后放弃vhdl的就vhdl的generate对比verilog的generate，功能实在太弱了，在IP模块化设计中，几乎无法处理。用过你就深有体会了，而从代码的严谨性和物理行为的描述能力来看，我更倾向于VHDL。

hasea · 发表于 2013-5-9 23:37:37

verilog的码农飘过啊，表示这种情况很多啊

vongy · 发表于 2013-5-10 07:41:20

本帖最后由 vongy 于 2013-5-10 07:42 编辑

verilog和VHDL都只是硬件描述语言，不是编程语言，描述而已，电路要么在脑子里，要么画在纸上，以代码的形式表现出来，跟用什么语言没有关系，以代码简洁直观为主。都说VHDL比较严谨，不过是语法检查比较严谨罢了，防止哪里不小心写错做达不到预期功能，verilog养成好的编写代码习惯就跟本没有这些问题，并且代码会较简洁，写硬件描述代码跟写其它高级语言一样，一屏能呈现越多的功能出现bug的机率就越少

arccosx · 发表于 2013-5-10 09:37:53

verilog和VHDL都只是硬件描述语言，不是编程语言，描述而已，电路要么在脑子里，要么画在纸上，以代码的形式 ...
vongy 发表于 2013-5-10 07:41

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个人很赞同这个观点

[讨论] 经理，到底是我孤陋寡闻还是您信口开河：VHDL和Verilog差别有那么大吗？

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