自己写的DDR2控制器（含PHY）在FPGA上跑到1066了【27楼更新手动PR/时钟树介绍】

l1f2ng · 发表于 2013-4-22 16:52:23

Timequest并不直接支持Clock Gating Check，不过绕个小弯就可以了。用set_net_delay -min/max [get_pin ...
Timme 发表于 2013-4-20 00:45

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哇，受教了！ LZ 在00:45还在回复我的帖子，在下愧不敢当，若有缘，请你一顿diao丝饭!
现在有一个ASIC的DDR控制器＋PHY，在V6上实现DDR3－800，控制器需要延用，但PHY要换掉，控制器和PHY之间是DFI接口。看到你这篇帖子，我想把PHY也用你这样的方式搭出来，然后与控制器接口遵循DFI时序。不知道是否行得通啊。去试一试，呵呵！

Timme · 发表于 2013-4-22 18:58:26

哇，受教了！ LZ 在00:45还在回复我的帖子，在下愧不敢当，若有缘，请你一顿diao丝饭!
现在有 ...
l1f2ng 发表于 2013-4-22 16:52

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X家时序分析引擎不是一般的弱，比如组合逻辑延时约束是个定值而不是最大最小。。。比如OCV不带共同时钟路径过悲观去除。。。要做不是不行，但注定是个艰苦的旅程。

hsboyfxj · 发表于 2013-4-25 10:52:54

学习了 ~~~~~~厉害，自己还要努力。

majia123qwe · 发表于 2013-4-26 09:51:16

回复 6# Timme

你的PHY是自己写的还是用FPGA自带的？
控制RTL的确是很简单的

hbyu · 发表于 2013-5-1 18:07:59

共享一下吧

neoitachi · 发表于 2013-5-3 16:39:29

我现在也在做DDR3控制器，用的s4的器件，我想问一下，DQS信号怎么约束，约束为查分时总是报错pusedo-differential output enable这个错误，请教这个信号如何处理？

Timme · 发表于 2013-5-3 18:52:22

我现在也在做DDR3控制器，用的s4的器件，我想问一下，DQS信号怎么约束，约束为查分时总是报错pusedo-differ ...
neoitachi 发表于 2013-5-3 16:39

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我直接在代码里例化了伪差分输出pad，没遇到什么问题。。。

ArcherLing · 发表于 2013-5-3 20:57:31

问题同上。LZ意思：在RTL顶层只inout DQS，没有DQS_n,然后的管脚分配时，设置为differential，自动产生DQS_n吗？

Timme · 发表于 2013-5-3 22:10:30

问题同上。LZ意思：在RTL顶层只inout DQS，没有DQS_n,然后的管脚分配时，设置为differential，自动产生DQS_ ...
ArcherLing 发表于 2013-5-3 20:57

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我例化了伪差分pad的WYSIWYG(what you see is what you get) Primitive，就是在器件Verilog仿真库里可以找到的那个。。。

neoitachi · 发表于 2013-5-4 00:12:34

回复 133# Timme

是altdqs吗？

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