急急急~~~马上出片，求教LVS，望大家多多指点啊~

xjg@hmes · 发表于 2013-4-25 16:36:16

回复 xjg@hmes

这个寻找了很久没有结果，大侠那边有没有例子呢？还望提供一下吧~谢谢啦
Synopsys-IC 发表于 2013-4-25 09:09

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仅供参考
.SUBCKT TOP port1 port2 ... ...
XIO1 IO_master1 $PINS pin1=net1 pin2=net2 ... ...
.ENDS

Synopsys-IC · 发表于 2013-4-26 09:27:28

回复 31# xjg@hmes

谢谢大侠的细心指点，不过现在的问题是这样的，我不知道你有看过.sp文件和.cdl文件的具体差异吗？在前面的回复中应该都有提到了，.sp文件算是比较高级一点儿的，里面是例化的stdcell的端口引脚，在下面的描述中会具体给你看看，而在.cdl文件里是细化到晶体管级的，也就是先是申明每一个cell的整体框架然后再描述每一个PMOS和NMOS的宽长比，当我们现在拥有了这两个网表文件以后应该如何整合如何编写成为一个TOP Netlist这个是我想请教的，那我现在在描述一下现在的情况，现在我有数字部分的网表.sp了，也有模拟部分的网表.cdl了，现在应该如何去自己编写这个top netlist？因为这两部分的连接关系很简单只需要将对应的IO互联就OK，所以还请大家帮忙看看，下面是数字部分和模拟部分网表的大体结构：
首先是数字部分的.sp文件，然后我只截取了数字部分设计顶层部分：
.SUBCKT Digital_top clk rst data_i[0] data_i[1] data_i[2] data_i[3] ..... data_i[17]
XU3 CKND0 $PINS ZN=n8 I=n197
XU51 INVD1 $PINS ZN=n16 I=n52
......
.ENDS
.GLOBAL VDD
.GLOBAL VSS
然后是模拟部分的.cdl文件，也同样选取设计顶层部分：
.SUBCKT PAD_top clk rst D00 D01 D02 D03.....D17
*.PININFO D00:0 D01:0 D02:0 D03:0 .... D17:0 clk:0 rst:0
XI75 DVDD DVSS / LV_Pad_Digital_VSS
XI51 DVDD DVSS / LV_Pad_Digital_OUTPUT
......
XI74 DVDD DVSS / LV_Pad_Digital_VDD
.ENDS